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Xilinx 7系列FPGA上电配置流程，适合FPGA初学者

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需积分: 5 5 下载量 191 浏览量 2024-05-06 13:41:36 上传评论收藏 1.36MB DOCX 举报

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39页

对7系列FPGA上电配置进行详细的介绍，包括FPGA配置引脚说明、使用EMCCLK引脚全速加载程序、FPGA加载时序、配置文件格式、MultiBoot、BPI - 硬件RS引脚设计注意事项和多FPGA JTAG菊花链。

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7 系列 FPGA 上电配置流程

一、FPGA 配置引脚说明

1、CFGBVS

如果 VCCO0 连接至 2.5V 或 3.3V，CFGBVS 连接至 VCCO0。

如果 VCCO0 连接至 1.5V 或 1.8V，CFGBVS 连接至 GND。

建议 bank0、bank14、bank15 的 VCCO 电压一致，避免出现 I/O Transition at

the End of Startup（建议按照下表进行配置）

2、M[2:0]

模式配置引脚，按照下表进行选择。

3、PROGRAM_B（input）

低电平有效，为低时，配置信息被清空，将配置过程重新进行。上电时保持

PROGRAM_B 为低电平不会使 FPGA 配置保持复位状态。而是使用 INIT_B 来延迟

上电配置序列。

4、INIT_B（inout）

FPGA 处于配置复位状态，FPGA 正在初始化（清除）其配置存储器时，或者当

FPGA 检测到配置错误时，FPGA 将此引脚驱动为低电平。在上电期间，INIT_B

可以在外部保持低电平，以在初始化过程结束时停止上电配置序列。当初始化

过程后在 INIT_B 输入检测到高电平时，FPGA 继续执行 M [2：0]引脚设置所指

示的配置序列的其余部分。

5、VCCBATT

VCCBATT 是 FPGA 内部易失性存储器的电池备用电源，用于存储 AES 解密器的密

钥。如果不要求使用易失性密钥存储区中的解密密钥，请将此引脚连接到 GND

或 VCCAUX。

二、使用 EMCCLK 引脚，全速加载程序

由于 CCLK 引脚存在容差，因此可以使用比 CCLK 更精准的时钟 EMCCLK 引脚。使

能该功能时需要如下步骤：

1、使能 ExtMasterCclk_en 比特流生成选项

2、定义 EMCCLK 目标电压。Bank 14 有另一个定义了 IOSTANDARD 的引脚。在

BANK14 上定义的电压自动应用于 EMCCLK。使用

BITSTREAM.CONFIG.EXTMASTERCCLK_EN 属性在 Vivado 中设置 ExMasterCclk_en

选项

三、FPGA 加载时序

上电时序图

上电配置流程

其配置过程分解为 8 个步骤。

1、上电

7 系列器件需要为 VCCO_0，VCCAUX，VCCBRAM 和 VCCINT 引脚供电。上电时，

VCCINT 电源引脚必须提供 1.0V 或 0.9V（适用于-2L）电源。在 JTAG 模式下，

除 VCCO_0 之外的任何 I / O 电源都不需要为 7 系列 FPGA 配置供电。当选择使

用多功能引脚的配置模式（即串行，主 BPI，SPI，SelectMAP）时，还必须提

供 VCCO_14，VCCO_15 或两者。上电后，可以通过将 PROGRAM_B 引脚切换为低电

平来重新配置。

应用：此步可以用来使用看门狗电路重新加载 FPGA，亦或通过其他器件

（DSP、CPLD 等）对 FPGA 重新加载的控制。

2、清除配置内存

在器件上电后，PROGRAM_B 引脚脉冲为低电平，使用 JTAG JPROGRAM 指令或

IPROG 命令后，或在回退重试配置序列期间，配置存储器将被顺序清零。块

RAM 被复位到其初始状态，并且通过断言全局置位复位（GSR）重新初始化触发

器。在此期间，除少数配置输出引脚外，通过使用全局三态（GTS）将 I / O

置于高阻态，如果 PUDC_B 为低电平，则内部上拉。 INIT_B 在初始化期间内部

驱动为低电平，然后在 TPOR 之后用于上电情况，而 TPL 用于其他情况。如果

INIT_B 引脚从外部保持为低电平，器件将在初始化过程中等待，直到引脚被释

放，并且满足 TPOR 或 TPL 延迟。

3、采样 M2:0 引脚

当 INIT_B 引脚为高电平时，器件对 M [2：0]模式引脚进行采样，如果处于主

模式，则开始驱动 CCLK。此时，器件开始在配置时钟的上升沿对配置数据输

入引脚进行采样。对于 BPI 和 SelectMAP 模式，总线宽度最初为 x8，状态寄

存器反映了这一点。在总线宽度检测序列之后，状态寄存器被更新。仅在通

过重新上下电或 PROGRAM_B 的置位进行重新配置时，才会再次对模式引脚进行

采样。

4、同步

对于 BPI，Slave SelectMAP 和 Master SelectMAP 模式，必须首先检测总线宽

度。从串行，主串行，SPI 和 JTAG 模式忽略总线宽度检测模式。然后必须将

特殊的 32 位同步字（0xAA995566）发送到配置逻辑。同步字警告设备即将到

来的配置数据，并将配置数据与内部配置逻辑对齐。除“总线宽度自动检测”

序列外，忽略同步前配置输入引脚上的任何数据。同步对大多数用户是透明

的，因为工具生成的所有配置比特流（BIT 文件）都包括总线宽度检测模式和

同步字。

同步检测信号

5、检查设备 ID

设备同步后，必须先通过设备 ID 检查才能加载配置数据帧。这可以防止使用为

不同设备格式化的比特流进行配置。如果在配置期间发生 ID 错误，则设备会

尝试执行回退重新配置。设备 ID 检查内置于比特流中，使此步骤对大多数设计

人员而言都是透明的。器件 ID 检查通过比特流中的命令执行到配置逻辑，而不

是通过 JTAG IDCODE 寄存器执行。

ID 注解

6、加载数据

加载同步字并检查设备 ID 后，将加载配置数据帧。此过程对大多数用户是透明

的。

7、循环冗余校验

当加载配置数据帧时，设备从配置数据包计算循环冗余校验（CRC）值。加载

配置数据帧后，配置比特流可以向设备发出校验 CRC 指令，然后是预期的 CRC

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