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EDA技术与VHDL第三版第3章课件

EDA技与VHDL

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EDA技术与VHDL第三版潘松主编清华大学出版社第3章课件

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2021年8月4日

电子设计自动化

张启升

地球物理与信息技

术学院测控教研室

教五楼 125

E-mail ： zqs@cugb.edu.cn

2021年8月4日

第

章

VHDL

基础

2021年8月4日

3.1 VHDL 基本语法

3.1.1 组合电路描述

图 3-1 mux21a 实体图 3-2 mux21a 结构体

实体：描述电路的外部情况

及各信号端口的基本性质

结构体：描述电路的内部逻

辑功能和电路结构

2021年8月4日

3.1 VHDL 基本语法

3.1.1 组合电路描述

【例 3-1 】

ENTITY mux21a IS

PORT ( a, b : IN BIT;

s : IN BIT;

y : OUT BIT );

END ENTITY mux21a;

ARCHITECTURE one OF mux21a IS

BEGIN

y <= a WHEN s = '0' ELSE b ;

END ARCHITECTURE one ;

跳至 3.2

2021年8月4日

3.1 VHDL 基本语法

3.1.1 组合电路描述

【例 3-2 】

ENTITY mux21a IS

PORT ( a, b, s: IN BIT;

y : OUT BIT );

END ENTITY mux21a;

ARCHITECTURE one OF mux21a IS

SIGNAL d,e : BIT;

BEGIN

d <= a AND (NOT S) ; e <= b AND s ; y <= d OR

e ;

END ARCHITECTURE one ;

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