基于FPGA的数字示波器代码（verilog）

+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Legal Partition Candidates ; +-------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; Hierarchy ; Input ; Constant Input ; Unused Input ; Floating Input ; Output ; Constant Output ; Unused Output ; Floating Output ; Bidir ; Constant Bidir ; Unused Bidir ; Input only Bidir ; Output only Bidir ; +-------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; m6 ; 12 ; 0 ; 0 ; 0 ; 16 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m5 ; 3 ; 0 ; 0 ; 0 ; 28 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u8|dcfifo_component|auto_generated|wrfull_eq_comp ; 24 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u8|dcfifo_component|auto_generated|rdempty_eq_comp ; 24 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u8|dcfifo_component|auto_generated|ws_dgrp|dffpipe17 ; 14 ; 0 ; 0 ; 0 ; 12 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u8|dcfifo_component|auto_generated|ws_dgrp ; 14 ; 0 ; 0 ; 0 ; 12 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u8|dcfifo_component|auto_generated|rs_dgwp|dffpipe14 ; 14 ; 0 ; 0 ; 0 ; 12 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u8|dcfifo_component|auto_generated|rs_dgwp ; 14 ; 0 ; 0 ; 0 ; 12 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u8|dcfifo_component|auto_generated|rdaclr ; 3 ; 1 ; 0 ; 1 ; 1 ; 1 ; 1 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u8|dcfifo_component|auto_generated|fifo_ram|altsyncram11 ; 50 ; 11 ; 0 ; 11 ; 10 ; 11 ; 11 ; 11 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u8|dcfifo_component|auto_generated|fifo_ram ; 38 ; 0 ; 0 ; 0 ; 10 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u8|dcfifo_component|auto_generated|wrptr_gp ; 3 ; 0 ; 0 ; 0 ; 12 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u8|dcfifo_component|auto_generated|wrptr_g1p ; 3 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u8|dcfifo_component|auto_generated|rdptr_g1p ; 3 ; 0 ; 0 ; 0 ; 12 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u8|dcfifo_component|auto_generated ; 15 ; 0 ; 0 ; 0 ; 12 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u8 ; 15 ; 0 ; 0 ; 0 ; 12 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u7|altsyncram_component|auto_generated ; 5 ; 0 ; 0 ; 0 ; 64 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u7 ; 5 ; 0 ; 0 ; 0 ; 64 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u6|altsyncram_component|auto_generated ; 7 ; 0 ; 0 ; 0 ; 144 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u6 ; 7 ; 0 ; 0 ; 0 ; 144 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u5|altsyncram_component|auto_generated ; 7 ; 0 ; 0 ; 0 ; 120 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u5 ; 7 ; 0 ; 0 ; 0 ; 120 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u4|altsyncram_component|auto_generated ; 6 ; 0 ; 0 ; 0 ; 288 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u4 ; 6 ; 0 ; 0 ; 0 ; 288 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u3|altsyncram_component|auto_generated ; 6 ; 0 ; 0 ; 0 ; 160 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m4|u3 ; 6 ; 0 ; 0 ; 0 ; 160 ; 0