8.15 基于 VHDL 硬件描述语言的基带码发生器程序设计与仿真
见随书所附光盘中文件:8.15 基带码发生器 VHDL 程序与仿真。
1.常用基带码发生器程序
--文件名:HS_UJDM
--功能:基于 VHDL 硬件描述语言,产生常用基带码
--最后修改日期:2004.3.27
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity HS_UJDM is
Port (clk : in std_logic; --系统时钟
Start : in std_logic; --始能信号
dat : in std_logic_vector(15 downto 0); --二进制数据输入端
NRZ : out std_logic; --非归零信号输出端
DRZ : out std_logic; --单极性归零信号输出端
SRZ : out std_logic_vector(1 downto 0); --双极性归零信号输出端
AMI : out std_logic_vector(1 downto 0); --交替极性信号输出端
CFM : out std_logic; --差分信号输出端
CMI : out std_logic; --编码信号反转码信号输出端
FXM : out std_logic); --分相码(曼彻斯特码)信号输出端
end HS_UJDM;
architecture Behavioral of HS_UJDM is
begin
process(clk,start)
variable latch_dat : std_logic_vector(15 downto 0); --十六位二进制信号锁存器
variable latch_sig : std_logic; --高位信号锁存器
variable latch_cfm : std_logic; --差分码信号寄存器
variable latch_cnt : std_logic; --基带码同步信号