数字逻辑电路课程设计_4bit模9加法器_VHDL实现(含完整.docx

电 子 科 技 大 学

UNIVERSITY OF ELECTRONIC SCIENCE AND TECHNOLOGY OF CHINA

数字逻辑设计

实验报告

实验题目： 4bit 模 9 加法器

学生姓名：

指导老师：

一、实验内容

2、算法要求：

模加法器有多种算法，可采用任意算法进行设计。

3、设计性要求：

采用全加器、半加器和基本门结构化描述。能够编写 Test Bench 文件，并利

用 Modelsim 进行仿真。在 Modelsim 仿真正确的基础上，能够生成 bit 文件并上

板验证其正确性。

4、基本上板要求：

在上板实验时，输入的两个 4bit 数采用拨码开关输入，输出采用 LED 灯进

行显示。

三、设计思路

模 9 后得到的 4bit 数为 w、x、y、z。则化简后得到的逻辑表达式分别为：

w = carry’ab’c’d’，

x= carry’bc + carry’a’b + carry’bd + carrya’b’c’d’，

y = carry’a’c + carry’cd + carry’abc’d’ + carrya’b’c’d’，

z= carry’a’d + carry’acd’ + carry’abd’ + carry a’b’c’d’。

3、全加器：

全加器可以实现两个 1bit 数 a、b 和进位输入 cin 的相加，其真值表如下所

示：

这里全加器由半加器和或门构成，其原理图如下：

4、半加器：

简成逻辑表达式即可。设得到的 4bit 数为 a、b、c、d，则得到的 7 段 disa~disg

的表达式为：

disa=b + d + c’a’ + ac;

disb=c’ +d + b’ a’ + ab;

disc=a + b’ + c + d;

disd=ba’ + c’a’+ c’b + cb’a;

dise=d + ba’ + c’ a’;

disf=d + b’a’ + ca’ + cb’;

disg=d + ba’+ c’b+ ca’ + cb’;

四、程序设计

b1 : in STD_LOGIC;

b2 : in STD_LOGIC;

b3 : in STD_LOGIC;

b4 : in STD_LOGIC;

ans1 : out STD_LOGIC;

ans2 : out STD_LOGIC;

ans3 : out STD_LOGIC;

ans4 : out STD_LOGIC;

disA : out STD_LOGIC;

disB : out STD_LOGIC;

end main;

architecture Behavioral of main is

COMPONENT fulladder

PORT(

a : IN std_logic;

b : IN std_logic;

ci : IN std_logic;

s : OUT std_logic;

co : OUT std_logic

b : IN std_logic;

c : IN std_logic;

d : IN std_logic;

w : OUT std_logic;

x : OUT std_logic;

y : OUT std_logic;

z : OUT std_logic

);

END COMPONENT;

COMPONENT dis

disb : OUT std_logic;

disc : OUT std_logic;

disd : OUT std_logic;

dise : OUT std_logic;

disf : OUT std_logic;

disg : OUT std_logic

);

END COMPONENT;

signal

c1,c2,c3,c4,s1,s2,s3,s4,ans11,ans22,ans33,ans44,a11,a22,a33,a44,b11,b22,b33,b44,temp :std_logi

a => a4,

b => a3,

c => a2,

x => a33,

y => a22,

);