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verilog HDL硬件描述语言(入门级)
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2012-12-02
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Hardware Description LanguageHDL
Verilog HDLVHDL
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HDLIEEEVerilog HDLVHDL
Verilog HDLC
Verilog HDL
l Verilog HDL
l
I/O
l
l
Verilog HDL
2
Verilog HDL
Verilog HDL
ALTERAMAX+PLUS IIMAX+PLUS II
Verilog HDL
Verilog HDL
inputoutputinout
assign
alwaysinitial
endmodule
module counter (out, cout, data, load, cin, clk);
parameter count_bits=4
output [count_bits:1] out;
output cout;
input load, cin, clk;
3
input [count_bits:1] data;
reg [count_bits:1] out;
assign cout=&out&cin;
always @(posedge clk)
begin
if (load) out= data;
else out = out + cin;
end
endmodule
Verilog HDL
Verilog HDL
inputoutputinout
Verilog HDL
endmodule
///**/
Verilog HDL
Verilog HDL
notG1and
G2G3orG4notandorVerilog HDL
module mux2_1 (A, B, select, OUT);
input A, B, select;
output OUT;
wire y1,y2,y3;
4
not G1(y1,select);
and G2(y2,A,y1);
and G3(y3,B,select);
or G4(OUT,y2,y3);
7.1 BselectAselectout •+•=
assign
module mux2x1_df (A, B, select, OUT);
input A, B, select;
output OUT;
assign OUT = select ? B : A;
endmodule
always
module mux2x1_bh(A, B, select, OUT);
input A, B, select;
output OUT;
&
1
&
1
select
A
B
OUT
y2
y3
G1
G2
G3
G4
y1
5
reg OUT;
always @ (select or A or B) selectA B
if (select = = 0) OUT = A;
else OUT = B;
endmodule
assignalways
Verilog HDL
Verilog HDL
Verilog HDL
Verilog HDL
Verilog HDL
0
1
x
z
erilog HDL
Verilog HDL
'
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- benqiangchan2012-12-28学习verilog知识的基础读物,不错
sleep12
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