【数字系统】时序逻辑电路设计：异步复位D触发器十进制计数器分频器 Quartus II 环境Verilog HDL语言编程+仿真+开发板FPGACPLDEDA.pdf
一、 实验要求
1. 理解触发器和计数器的概念。
2. 完成触发器（D型）、计数器（递增、递减）以及层次化特征的低频计数器的设计、仿真与实现。
1、设计模块1：异步复位的D触发器d_ff
a.模块功能要求
在数字电路中，异步复位的上升沿D触发器的逻辑电路符号如下图所示，其功能表如下表所示。其工作原理为：只要复位控制端口的信号有效(为0)，D 触发器就会立即进行复位操作，与时钟信号无关。当复位端置1时，在时钟信号的上升沿到来时，输入端口D的数据将传递给输出端口Q和输出端口~Q。
2、设计模块2：通用十进制计数器cnt10
a.模块功能要求
由于实验板上晶振频率太高，对时钟信号直接计数人眼无法直接观察，为此需要对时钟信号进行分频，使频率变为1Hz之后再计数可直接观察计数过程。为了使得计数和分频均基于同一个计数器来实现，需要设计一个通用的十进制计数器，其计数
