基于FPGA的FIR抽取滤波器设计
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2009-03-07
17:33:54
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用 实现抽取滤波器比较复杂，主要是因为在 中缺乏实现乘法运算的有
效结构，现在， 中集成了硬件乘法器，使 在数字信号处理方面有了长
足的 进 步。本 文 介绍了 一 种采用 公司的 实 现 抽取 滤 波 器的
设计方法。
具体实现
结构设计
基于抽取滤波器的工 作原理，本文采用 实现了一个抽取率为 、具
有 线 性 相 位 的 阶 抽 取 滤 波 器 ， 利用 原理 图 和 共 同 完成 源文 件 设 计 。
图 是 抽 取 滤 波 器 的 顶 层 原 理 图 。 其 中 ， 是 工 作 时 钟 ， 是 复 位 信 号，
是 输 入数据 有 效信号 ， ! "# 是 输入数 据 ， $ ! "# 是 输 出 数
据 ， % 是 输 出 数 据 有 效 信 号 。 & 是 加 法 器 模 块 ， '$ & 是 乘 法 器 模 块，
( 是 累 加 器 模块 ， ) (& 是 数 据截 位器 模块 ， * 是 控 制器
模块。控制器定时向加法 器、乘法器和累加器发送数 据或控制信号，实现流水线 操
作。
图 ++ 抽取滤波器顶层原理图
控制器
控制器是抽取滤波器 的核心模块，有两个功能： 一是接收输入数据，二是向 其
它模块发送数据和控制信 号。它根据加法器、乘法器 和累加器的时序特性，有规 律
地向加法器发送抽头数据 ，向乘法器发送系数，向累 加器发送控制信号，让加法 器、
乘法器和累加器在每个时 钟周期都完成指定的任务， 从而实现流水线操作。控制 器
用 语言描述，用寄存器存放抽头和系数。
加法器
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