需要的源文件
#Compile the source files
vlog E:/Project/ModelSim/sdram_test/src/lib/altera_mf.v
vlog E:/Project/ModelSim/sdram_test/src/lib/220model.v
vlog E:/Project/ModelSim/sdram_test/src/pll/clk_ctrl.v
vlog E:/Project/ModelSim/sdram_test/src/pll/sys_ctrl.v
vlog E:/Project/ModelSim/sdram_test/src/data_gen/datagene.v
vlog E:/Project/ModelSim/sdram_test/src/fifo/wrfifo.v
vlog E:/Project/ModelSim/sdram_test/src/fifo/write_fifo_module.v
vlog E:/Project/ModelSim/sdram_test/src/fifo/fifo_test_module.v
vlog E:/Project/ModelSim/sdram_test/src/fifo_test_module_tb.v
说明：
为了看时序，把wrfifo 中，数据读取部分的时钟由100MHZ 改为20MHZ，
且写入的时钟为100MHz,与源代码中的说明吻合。
这里系统写等待时间为100us，与SDRAM系统要求的500us等待时间不同（SDRAM上电需要空跑200us）
SDRAM的MOdelsim仿真
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2012-03-15
12:37:03
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sdram_test.zip （44个子文件） 
src pll 
sys_ctrl.v 2KB clk_ctrl.v 18KB pll_module_tb.v 437B pll_module.v 453B sdram sdram_module_tb.v 1KB sdram_ctrl.v 12KB sdram_module.v 2KB sdram_wr_data.v 2KB sdr_para.v 3KB sdram_top.v 4KB sdram_cmd.v 5KB sdram_top.v.bak 4KB data_gen data_gen_module.v 818B data_gen_module_tb.v 658B datagene.v.bak 4KB datagene.v 4KB fifo wrfifo.v 7KB write_fifo_module.v 689B fifo_test_module_tb.v 953B fifo_test_module.v 1KB
EasyCapture2.jpg 73KB EasyCapture1.jpg 101KB EasyCapture5.jpg 71KB rdfifo.v 7KB
FIFO模块仿真说明.txt 785B EasyCapture3.jpg 101KB EasyCapture4.jpg 51KB sdfifo wrfifo.v 7KB rdfifo.v 7KB sdfifo_ctrl.v 2KB system system_module_tb.v 2KB system_module.v 3KB system_module_tb.v.bak 2KB system_module.v.bak 3KB lib altera_mf.v 2.14MB 220model.v 234KB sdram_test.mpf 80KB sdram_test.cr.mti 8KB vsim.wlf 4.36MB wave wave.do 3KB modelsim fifo.do 732B system.do 1KB pll.do 465B data_gen.do 576B
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