CPLD，FPGA入门知识介绍资源-CSDN文库

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󲃽󲂱 CPLD/FPGA 󱱕󰳽󱶶󳆗

FPGA,CPLD 󰅔󲉌 PLD 󱱕󲒤󰵕󰳚󱡊󱚊󳭐󰽓󰢽󳍈󰴶󰅔󰰀󱬂󳚹󲒕󰟡󱱕

1󲓅󱱕󳘌󳕢󳰆󰵕󰟡 PLD 󱱕󳘌󳕢󲒕󰟡󰸉󰖔2󳕤󳕤3󳖯󰥶󳘌󳕢

󱱕󳖯󳌕󱑡󱬂󱾞󳭐󰑷󱱕󳖯󲒐󲒐󱆆󲒕󰟡󰳚󲓧󱿜󱱕󳖯󰥶󰓑󰅔󱫹󳘌󳕢󳯅󳘌

󳕢󳕤󳕤󳯅󱱕󳖯󰥶

 1.2.1 PLD 󱱕󲒤󰵕

󰇊󱫹󰠈󲗝󲿑󲱎󱜇 CPLD  FPGA 󱱕󳚹󲒤󰵕󱿞󰳚󱫹󱊦󳛎󰸈󰠑󰭁󰚖

FPGACPLD 󲢀󱠘󳛎󰰀󱡊󱅛󱱕 ASIC 󲢀󱠘󰅔󳰵󰳚 ASIC 󱱕󱡊󱚊󳖩󰳚󱚊

1󳱠󱴑 VlSI(Very Large Scale IC󳍖󲾕󰿲󳲗󰟡󱬆󳏀)󰎶󲡋󱱕󰭾󰦡󴂩󲢀󱠘󳚹󰆊󲒄󱱏

󰱇󲅲 FPGACPLD 󲢀󱠘󱱕󲾕󰿲󳍛󰴶󳍛󱠘󳘌󳕢󳮹󰭁󰏃󳖏󱱏󳮹󰅔󰠑󲛎󰅯󱦁󱱕󲛎

󳍛󰴶󳍛󰔋󰯇󰅯󱦁󲋌󲒰󳲗󰟡󱠘󲋌󲒰 SOC

2FPGACPLD 󲢀󱠘󳛎󳖘󱱏󱱏󱱕󱌜󳆦󳳑󲽒󳆏󳅲󰡐󰢖󰡦󱠘󳺟󳰺󳌊󱫹󳆏

󳅲󳳑󲞻󰏂󱱕󰅯󴁝󰅵󳞝󰈂󳗫󳖘󱳉󱱕󳕀󱸽󱦀󰴶󰅝󰟡󲢀󱠘󱱕󰳑󲒙󲛎󳆏󳅲󰠑 FPGA

CPLD 󱱕󳌕󳞢󰡦󰇠󲡓󱳒󳆉󱔭󱱕󲢂󳌊

3󱫹󰠈󲓧󱿜󰪷󳰵󱫹󰟧󲗖󱬆󳏀󱱕󰚖󱫹󳕀󰈂󰅯󱦁󱱕󲛎

󰠑󱫹 FPGAPLD 󳆦󰸈󱠘󲛎󰳑󰖼󱱕󳗰󰑷󳹗󰏓 FPGACPLD 󳕀󰳚󱾞󳕤󰎶

󱳰󰎶󱠙󳆏󳅲󰎶󲓧󱿜󲄚󲒐󱬆󳏀󳆏󳅲󰕙󱶾󱱕󰯇󳯅󰈂󰅝󰟡󱬆󳏀󱱕󳕤

󲓧󳆢󱳰󱳅󲟄󰳑󲢀󱠘󱱕󰔤󱬆󳏀󰳚󰇢󳞠󰬊󰯇󰳅󲛎󰰏󱼋 FPGACPLD 󱱕

󱬆󳏀󳆏󳅲󱫹 FPGACPLD 󳖬󲸝󱬆󳏀󳆏󳅲󰯇󳳑󲽒󳮹󱱕 IC(󳲗󰟡󱬆󳏀)󱏂󰈓󱃲󱱕󱶶󳆗

FPGACPLD 󳕀󰯤󰄷󰯤󱫹󳆏󳅲󰳅󲛎󳲗󲊏󳖬󲸝󱬆󳏀󳆏󳅲󰖼󳗰󰇗󰥹󰏓

4󲒐󲓧󱿜󰡑󰴀ISP󰕨󱫹 CPLD/FPGA 󱱕󳖭󱿜󲑸

󰆊󱜸󲽐󱬆CPLD 󰡑󰴀󰑥󱫹󰳚󰬊

PLD/FPGA 󲒤󰵕󱧗󱄶

. 󱿀󳹊Product-Term󱱕 PLD 󲒤󰵕

󳞘󱫹󳖪󱾞󲒤󰵕󱱕 PLD 󲢀󱠘󰳚Altera 󱱕 MAX7000MAX3000 󲋌EEPROM 󰎶󲡋,Xilinx 󱱕 XC9500

󲋌Flash 󰎶󲡋 Lattice,Cypress 󱱕󳚹EEPROM 󰎶󲡋󰟢󱳜󳖪󱾞 PLD 󱱕󰘌󲒤

󰵕 MAX7000 󱱕󲒤󰵕󱄵󳛎󳴯󰐉󱳉

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 1.3.3

󳆏󲒕󳘌󳕢󱱕󳕤(AND3 󱱕󳕤) f f=(A+B)*C*(!D)=A*C*!D + B*C*!D ( 󰟢!D 󲸹󱼋 D 󱱕

“󳴯”)

PLD 󰇗󳴳󱱕󰮊󰓠󰴶󰅯󱦁󲒕󳘌󳕢 f:

 1.3.4

A,B,C,D 󱬂 PLD 󲢀󱠘󱱕󲅲󲛫󳕤󳖬󲓧󱿜󳖯󲒐󳰆PIA󳚹󱫰 A,A ,B,B ,C,C ,D,D

 8 󳕤󱆠󲸹󱼋󱳉󳖯󲓧󱿜󱝥󰇍󳗫󰠑󰕨f= f1 + f2 = (A*C*!D) + (B*C*!D) 

󳖪󰸈󲒕󳘌󳕢󰈂󰅯󱦁  3 󱬆󳏀 D 󲾷󱱕󰅯󱦁󱆥󳕔󲅑󱳅󰥶󱫹󰅠󱱕󲓧󱿜 D 󲾷

󰴶󰅯󱦁󰯇󳩰 CLK 󱬂 I/O 󲛫󳕤󳖬󲢀󱠘󳚹󱱕󰈑󰯇󳩰󱫹󳗫󳘤󱳅󰥶󳖯󰥶󲓧󱿜󲾷󱱕

󰯇󳩰󲃀󲓧󱿜󲾷󱱕󳕤 I/O 󲛫󱳉󳖯󰡛󲒤󰵭󳕤󲢀󱠘󲅲󲛫󳖪󰸈 PLD 󰈂󰅝󰟡 1.3.3 󰠑󱼋

󱬆󳏀󱱕󲛎󳖪󱄶󴁵󳛎󰰀󱬂󳕀󲞻󰅝󰟡󱱕󳳑󲽒󰑃󳹕

 1.3.3 󱱕󱬆󳏀󰰀󰕙󲅑󱱕󰄡󳳑󲽒󰅠󰈂󰅝󰟡󰇊󰴓󱱕󱬆󳏀󰅠

󰰀󲛎󰅯󱦁󱱕󳖪󰯇󰈂󳳑󲽒󳗫󳖘󰑇󲘥󰠺󰈦󳹊󰠺󰈦󳹊󰇗󰅠󱳉󳖯󰅠󱱕󳕤󳖯

󰥶󲓧󱿜󳖯󲒐󳰆󰅠󱱕󳕤󳖪󰸈 PLD 󰈂󰅯󱦁󰳅󰴓󳘌󳕢

󳖪󱾞󱿀󳹊󱱕 PLD 󰳽󳛎󰰀󱬂 EEPROM  Flash 󰎶󲡋󳗱󱱕󱬆󰈂󰎶󰮱󳳑󲢀󱠘

󳜞

󲸹Look-Up-Table󱱕󱧗󲒤󰵕

󳞘󱫹󳖪󱾞󲒤󰵕󱱕 PLD 󲢀󱠘󰟢󱿁 FPGA altera 󱱕 ACEX,APEX 󲋌,xilinx 󱱕 Spartan,Virtex

󲋌󲄚󰶶󰡏󲸹Look-Up-Table󲅑󱿁 LUTLUT 󰳽󳋹󰈂󰰀 RAM󱲿 FPGA 󱫹 4 󳕤

󱱕 LUT󰠑󱆠 LUT 󱳜󰟡󰳚 4 󲒐󱱕 16x1 󱱕 RAM󰔤󱫹󰠈󳗫󳖘󱧗󰟧 HDL 󳆾󲿑

󰦠󳗁󳘌󳕢󱬆󳏀PLD/FPGA 󰓑󳕀󲞻󳅲󲅨󳘌󳕢󱬆󳏀󱱕󰠑󰳚󲛎󱱕󲒤󰵭󰑇󰡛󲒤󰵭

 RAM,󳖪󰸈󱆠󳕤󳖬󲸝󳘌󳕢󳖡󲅨󰈂󲄚󳕤󳖬󲸝󰶶󲸹󰡏󰇊󰑥󱱕󰆊

󱜇󳕤

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󰅯󳰖󳘌󳕢󱬆󳏀 LUT 󱱕󰅯󱦁󰮊󰓠

a,b,c,d 󳕤 󳘌󳕢󳕤  RAM 󰄩󱱕󰆊

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