实验三 同步时序逻辑电路的设计
⒈实验目的意义
实验目的是采用状态机设计一个 N 进制的计数器。
2.实验要求
以书上 P6.5.2 为实验要求：用 74LVC161 构成模九递增计数器。
（用 74LS161 代替）
3.实验步骤
（1）设计思路和方案
模九有九个状态，而 74LVC161 有 16 个状态。如果设法跳过多余的七个状
态，则可实现模九计数器。通常用两种方法实现，即反馈清零法和反馈置数法。
该实验用的是反馈清零法。
反馈清零法适用于有清零输入端的集成计数器。74LVC 具有异步清零功能，
在其计数过程中，不管他的输入端处于哪一状态，只要在异步清零端加一低电平，
使~CR=0，74LVC161 的输出会立即回到 0000 状态。清零信号消失后，74LVC161
又从 0000 开始重新计数。
逻辑图和主循环状态图见下。
图 3.1 逻辑图 图 3.2 主循环状态图
（2）实现步骤：
根据上面的逻辑图画出其电路图。时钟的频率设为 1.(让数字每秒跳动
一下)
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