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串行RapidIO Gen2
Endpoint v4.1
LogiCOREIP产品指南
Vivado设计套房
PG007 2017年6月7日
Serial RapidIO Gen2
v4.1
PG007 June 7, 2017
www.xilinx.com
2
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目录
产权事实
第一章：概述
系统概述 .................................................................................................................................................... 5
应用程序 .................................................................................................................................................... 7
不支持的功能 ............................................................................................................................................ 7
许可 ............................................................................................................................................................. 7
推荐设计经验 ............................................................................................................................................ 8
第2章：产品规范
符合标准 .................................................................................................................................................... 9
性能 .......................................................................................................................................................... 10
资源利用率 .............................................................................................................................................. 10
串行收发器支持 ..................................................................................................................................... 10
顶级包装 .................................................................................................................................................. 11
端口描述 .................................................................................................................................................. 11
寄存器空格.............................................................................................................................................. 51
第三章：核心设计
一般设计指南 ......................................................................................................................................... 73
计时 .......................................................................................................................................................... 91
重置 ........................................................................................................................................................ 100
共享逻辑相关端口说明 ...................................................................................................................... 100
协议描述 ............................................................................................................................................... 102
第4章：设计流程步骤
自定义和生成Core ............................................................................................................................. 129
Serial RapidIO Gen2
v4.1
PG007 June 7, 2017
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约束核心 ............................................................................................................................................... 149
模拟 ........................................................................................................................................................ 152
综合与实施 ........................................................................................................................................... 152
第5章：详细示例设计
概述 ........................................................................................................................................................ 153
Serial RapidIO Gen2
v4.1
PG007 June 7, 2017
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生成Core ............................................................................................................................................. 153
目录和文件内容 ................................................................................................................................... 154
示例设计 ............................................................................................................................................... 157
实施示例设计 ....................................................................................................................................... 162
模拟示例设计 ....................................................................................................................................... 162
第6章：试验台
演示测试台 ........................................................................................................................................... 165
附录A：数据包和控制符号格式
范围 ........................................................................................................................................................ 167
附录B：迁移和升级
迁移到Vivado设计套件 .................................................................................................................... 170
Vivado设计套件的升级 .................................................................................................................... 170
附录C：调试
在Xilinx.com178上查找帮助
调试工具 ............................................................................................................................................... 180
波形分析与调试 ................................................................................................................................... 180
硬件调试 ............................................................................................................................................... 189
附录D：其他资源和法律声明
Xilinx资源 ............................................................................................................................................ 195
参考文献 ............................................................................................................................................... 195
修订历史 ............................................................................................................................................... 196
请阅读：重要法律声明 ...................................................................................................................... 197
PG007 June 7, 2017
Product Specification
介绍
LogiCORE™IP串行RapidIOGen2端点解决方
案 （SRIOGen2Endpoint）
包括高度灵活和优化的串行RapidIOGen2物理层
和串行
RapidIO Gen2逻辑（I/O）和传输层。此IP解决
方案以网表形式提供，并带有支持的 示例设计代
码。SRIO
Gen2 Endpoint支持1x、2x和4x通道宽度。
它带有一个可配置的 缓冲区
设计，参考时钟模块，复位模块，以及配置结构
参考设计。SRIOGen2端点使用AXI4流
用于高通量数据传输的 接口和用于配置（维护）
接口的AXI4-Lite接口。
特征
•
根据
RapidIO互连规范第2.2版
设计
•
支持1x、2x和4x操作，能够从2x或4x训练到
1x
•
支持每车道1.25、2.5、3.125、5.0和
6.25 Gbaud的速度
逻辑层
•
并发启动器和目标操作
•
门铃和消息支持
•
用于维护事务的专用端口
•
使用标准AXI4 Lite和简单的握手机制控制数
据流
AXI4流接口
•
所有传出数据包上的可编程源ID
•
可选的大型系统支持16位设备ID
知识产权事实
缓冲器
•
独立配置的TX和RX缓冲区深度为8、16或32
个数据包
•
支持独立时钟
•
可选TX流量控制支持
物理层
•
可配置的IDLE1/IDLE2序列支持
•
支持关键请求流
•
支持多播事件
LogiCORE IP事实表
核心细节
支持的设备系列
（1）
UltraScale+™系列、
UltraScale™体系结构、Zynq®-7000、
Virtex®-7、Kintex®-7和Artix®-7
支持的用户界面
AXI4Stream、A XI 4 Lite
资源
性能和资源利用率网页
提供核心
设计文件
加密RTL
示例设计
配置结构设计
使用Verilog Source
试验台
Verilog
约束文件
XDC
仿真模型
加密Verilog
支持的S/W驱动程序
N/A
测试的设计流程
（2）
设计条目
Vivado®设计套件
模拟
（3）
有关支持的模拟器，请参阅Xilinx设计工具：
发行说明指南
合成
Vivado合成
支持
Xilinx在Xilinx支持网页上提供
1.
有关受支持设备的完整列表，请参阅Vivado IP目录。
2.
有关支持的工具版本，请参阅XilinxDesign
tools:Release Notes Guide。
3.
需要Verilog LRM-IEEE 1364-2005加密兼容模拟器。
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