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Confidential and Proprietary – Qualcomm Atheros Inc.
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Qualcomm Atheros, Inc.
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San Jose, CA 95110
U.S.A.
QCA9531 v2.0 802.11n 2x2 2.4 GHz
Premium SOC for WLAN Platforms
Data Sheet
80-Y7991-1 Rev. C
October 2014
© 2014 Qualcomm Atheros, Inc.
80-Y7991-1 Rev. C MAY CONTAIN U.S. AND INTERNATIONAL EXPORT CONTROLLED INFORMATION 2
Confidential and Proprietary – Qualcomm Atheros Inc.
Revision history
Revision Date Description
A May 2014 Initial Version
B June 2014 Added Reliability, Section 10
C October 2014
Section 3.7.1, DDR Configurations. Remove link from Table 3-6.
Section 9.2, Recommended Operating Conditions: Updated
Table 9-2.
Section 9.5.2, DDR Timing: Updated section Table 9- 8, added
Table 9-9. Renamed Figure 9-3.
80-Y7991-1 Rev. C MAY CONTAIN U.S. AND INTERNATIONAL EXPORT CONTROLLED INFORMATION 3
Confidential and Proprietary – Qualcomm Atheros Inc.
Contents
1 General Description
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
1.2 QCA9531 System Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
2 Pin Descriptions
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
3 Functional Description
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
3.1 Functional Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
3.2 Bootstrap Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
3.3 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
3.4 PLL and Clock Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
3.4.1 Full Chip Clocking Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
3.4.2 PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
3.4.3 DDR PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
3.4.4 Ethernet PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
3.5 MIPS Processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
3.6 Address Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
3.7 DDR Memory Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
3.7.1 DDR Configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
3.7.2 DDR Initialization Sequences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
3.7.3 DDR Memory Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
3.7.4 CPU DDR Address Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
3.7.5 Refresh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
3.7.6 Self Refresh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
3.8 PCIE RC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
3.8.1 Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
3.8.2 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
3.8.3 Error Reporting Capability and Status Checking . . . . . . . . . . . . . . . . . . . . . . . 44
3.8.4 Byte-Swap Option . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
3.8.5 Request Sizes and Payloads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
3.9 GPIO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
3.9.1 GPIO Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
3.9.2 GPIO Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
3.10 Serial Flash SPI/ROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
80-Y7991-1 Rev. C MAY CONTAIN U.S. AND INTERNATIONAL EXPORT CONTROLLED INFORMATION 4
Confidential and Proprietary – Qualcomm Atheros Inc.
QCA9531 v2.0 802.11n 2x2 2.4 GHz Premium SOC for WLAN Platforms Data Sheet Contents
3.10.1 SPI Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
3.10.2 Write Enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
3.10.3 Page Program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
3.10.4 Page Read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
3.11 Low-Speed UART Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
3.12 USB 2.0 Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
4 WLAN Medium Access Control (MAC)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
4.2 Descriptor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
4.3 Descriptor Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
4.4 Queue Control Unit (QCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
4.5 DCF Control Unit (DCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
4.6 Protocol Control Unit (PCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
4.7 Register Programming Details for Observing WMAC Interrupts . . . . . . . . . . . . . . . . . . . 72
5 Digital PHY Block
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
5.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
5.2 802.11n (MIMO) Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
5.2.1 Transmitter (Tx) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
5.2.2 Receiver (Rx) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
5.3 802.11 b/g Legacy Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
5.3.1 Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
5.3.2 Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
6 Radio Block
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
6.1 Receiver (Rx) Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
6.2 Transmitter (Tx) Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
6.3 Synthesizer (SYNTH) Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
6.4 Bias/Control (BIAS) Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
7 Register Descriptions
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
7.1 DDR Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
7.1.1 DDR DRAM Configuration (DDR_CONFIG) . . . . . . . . . . . . . . . . . . . . . . . . . 83
7.1.2 DDR DRAM Configuration 2 (DDR_CONFIG2) . . . . . . . . . . . . . . . . . . . . . . 84
7.1.3 DDR Mode Value (DDR_MODE_REGISTER) . . . . . . . . . . . . . . . . . . . . . . . . 85
7.1.4 DDR Extended Mode (DDR_EXTENDED_MODE_REGISTER) . . . . . . . . . 85
7.1.5 DDR Control (DDR_CONTROL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
7.1.6 DDR Refresh Control and Configuration (DDR_REFRESH) . . . . . . . . . . . . . 86
7.1.7 DDR Read Data Capture Bit Mask (DDR_RD_DATA_THIS_CYCLE) . . . . . 86
7.1.8 DQS Delay Tap Control for Byte 0 (TAP_CONTROL_0) . . . . . . . . . . . . . . . . 86
7.1.9 DQS Delay Tap Control for Byte 1 (TAP_CONTROL_1) . . . . . . . . . . . . . . . . 87
7.1.10 GE0 Interface Write Buffer Flush (DDR_WB_FLUSH_GE0) . . . . . . . . . . . . 87
7.1.11 GE1 Interface Write Buffer Flush (DDR_WB_FLUSH_GE1) . . . . . . . . . . . . 87
80-Y7991-1 Rev. C MAY CONTAIN U.S. AND INTERNATIONAL EXPORT CONTROLLED INFORMATION 5
Confidential and Proprietary – Qualcomm Atheros Inc.
QCA9531 v2.0 802.11n 2x2 2.4 GHz Premium SOC for WLAN Platforms Data Sheet Contents
7.1.12 USB Interface Write Buffer Flush (DDR_WB_FLUSH_USB) . . . . . . . . . . . . 88
7.1.13 PCIE Interface Write Buffer Flush (DDR_WB_FLUSH_PCIE) . . . . . . . . . . . 88
7.1.14 WMAC Interface Write Buffer Flush (DDR_WB_FLUSH_WMAC) . . . . . . . 88
7.1.15 DDR2 Configuration (DDR_DDR2_CONFIG) . . . . . . . . . . . . . . . . . . . . . . . . 89
7.1.16 DDR EMR2 (DDR_EMR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
7.1.17 DDR EMR3 (DDR_EMR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
7.1.18 DDR Bank Arbiter Per Client Burst Size (DDR_BURST) . . . . . . . . . . . . . . . . 90
7.1.19 DDR Bank Arbiter Per Client Burst Size 2 (DDR_BURST2) . . . . . . . . . . . . . 90
7.1.20 DDR AHB Master Timeout Control (DDR_AHB_MASTER_TIMEOUT_MAX)
91
7.1.21 DDR AHB Timeout Current Count (DDR_AHB_MASTER_TIMEOUT_
CURNT) 91
7.1.22 Timeout Slave Address (AHB_MASTER_TIMEOUT_SLV_ADDR) . . . . . . 91
7.1.23 DDR Controller Configuration (DDR_CTL_CONFIG) . . . . . . . . . . . . . . . . . . 92
7.1.24 DDR Self Refresh Control . . . . . . . . . . . . . . . . . . . . . . . . . . (DDR_SF_CTL) 93
7.1.25 Self Refresh Timer (SF_TIMER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
7.1.26 WMAC Flush (WMAC_FLUSH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
7.1.27 DDR3 Configuration Register (DDR3_CONFIG) . . . . . . . . . . . . . . . . . . . . . . 95
7.2 UART0 (Low-Speed) Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
7.2.1 Receive Buffer (RBR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
7.2.2 Transmit Holding (THR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
7.2.3 Divisor Latch Low (DLL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
7.2.4 Divisor Latch High (DLH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
7.2.5 Interrupt Enable (IER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
7.2.6 Interrupt Identity (IIR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
7.2.7 FIFO Control (FCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
7.2.8 Line Control (LCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
7.2.9 Modem Control (MCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
7.2.10 Line Status (LSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
7.2.11 Modem Status (MSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
7.3 USB Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
7.3.1 USB Configuration Control (USB_CONFIG) . . . . . . . . . . . . . . . . . . . . . . . . 105
7.4 GPIO Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
7.4.1 GPIO Output Enable (GPIO_OE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
7.4.2 GPIO Input Value (GPIO_IN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
7.4.3 GPIO Output Value (GPIO_OUT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
7.4.4 GPIO Per Bit Set (GPIO_SET) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
7.4.5 GPIO Per Bit Clear (GPIO_CLEAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
7.4.6 GPIO Interrupt Enable (GPIO_INT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
7.4.7 GPIO Interrupt Type (GPIO_INT_TYPE) . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
7.4.8 GPIO Interrupt Polarity (GPIO_INT_POLARITY) . . . . . . . . . . . . . . . . . . . . 108
7.4.9 GPIO Interrupt Pending (GPIO_INT_PENDING) . . . . . . . . . . . . . . . . . . . . . 108
7.4.10 GPIO Interrupt Mask (GPIO_INT_MASK) . . . . . . . . . . . . . . . . . . . . . . . . . . 109
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