用状态机实现ADC0809的采样控制电路
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2018-05-28
14:47:02
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电子设计自动化实验报告
实验六 用状态机实现 ADC0809 的采样控制电路
一、实验目的
1. 熟悉 QuartusⅡ 软件应用环境，了解实验流程。
2. 编写简单的 Verilog 代码，并在 QuartusⅡ 中进行调试和验证，并在 EDA6000 中
下载代码和验证。
3. 掌握状态机的 Verilog 设计方法，并用状态机实现 ADC0809 的采样控制电路。
二、实验原理
本实验要实现用状态机实现 ADC0809 的采样控制电路。ADC0809 是 CMOS
的 8 位 A/D 转换器，片内有 8 路模拟，可控制 8 个模拟量中的一个进入转换器中。
ADC0809 的分辨率为 8 位。主要控制信号说明：START 是转换开启信号，高电
平有效；ALE 为模拟信号输入选通端口地址锁存信号，上升沿有效；一旦 START
有效后，状态信号 EOC 即变为低电平，表示转换状态，转换时间约为 100us，转
换结束后，EOC 变为高电平。此后外部控制可以使 OE 由低电平变为高电平，则
控制打开三态缓冲器，0809 的输出数据总线 D[7:0]从原来的高阻态变为输出数
据有效。
三、实验内容
1、用 Verilog HDL 语言实现编写实现 ADC0809 采样电路的程序。
2、编程下载并在实验箱上进行验证
四、实验步骤与结果
1、新建 Verilog 工程项目，编写代码并保存至与模块名对应的项目文件夹。
2、编译程序，编译无误后，在【tools】里面选择 RTL 视图，观察电路结构。在
【tools】>【netlist viewers】里面选择 State Machine Viewer，查看状态机转换图。
3、将实验箱和 PC 合理连接起来。打开 EDA6000 软件，设置好芯片类型为
ACEX1K（EP1K30TC144-3），载入模式 14。
4、根据 EDA6000 界面内管脚对应芯片的实际管脚在 QUARTUSⅡ 里面设定管脚号
并检查无误。
5、将程序下载至 FPGA 试验箱内，并在 EDA6000 软件界面内进行验证测试。
程序源代码：
module ADC0809(clk,din,eoc,q,clock,start,oe);
input clk,eoc;
input [7:0] din;
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