使用 VHDL、Verilog、SystemVerilog、SystemC、HLS（C++、OpenCL）进行数字硬件建模

使用 Verilog、SystemVerilog、VHDL、SystemC、HLS（C++、OpenCL） 此存储库的想法是在 Verilog、SystemVerilog、VHDL、SystemC、HLS(C++、OpenCL) 中构建各种抽象级别的硬件模型：逻辑、RTL、TLM 和行为/算法。此外，尽可能将重点放在制作以下硬件模型上： 通用、可重用和便携 使用设计和编码的最佳实践构建 通过简单的握手接口或作为 AXI 等行业标准总线接口上的内存映射主/从 IP 可集成到更大的设计中 脚本驱动 C 模拟（黄金参考刺激响应生成） C/RTL 协同仿真（使用测试台进行预综合或 RTL 功能验证） IP 导出和 IP 集成（内存映射主/从） 设计约束规范（时钟、I/O 引脚约束） 逻辑综合 使用测试台进行综合后或门级功能验证 技术映射 布局和布线 时序分析与收敛 报告（波形转储、时序、面积、功率