在图 6-1时序逻辑电路的结构框图中,X ( x1, x
2
, …, x
n
)为外部输入信号; Q ( q
1
, q
2
, …, q
j
)为存储电路的状态输出, 也是组合逻辑电路的内部输入; Z (z
1
, z
2
, …, z
m
)为外部输出信号;Y ( y
1
, y
2
, …, y
k
)为存储电路的激励信号,也是组合逻辑电路的内部输出。在存储电路中,每一位输出 q
i
(i = 1, 2, …, j ) 称为一个状态变量,
j个状态变量可以组成2
j
个不同的内部状态。时序逻辑电路对于输入变量历史情况的记忆就是反映在状态变量的不同取值上,即不同的内部状态代表不同的输入变量的历史情况。
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