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数字集成电路设计工具及使用PPT学习教案.pptx
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数字集成电路设计工具及使用PPT学习教案.pptx
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数字集成电路设计
工具及使用
后端设计
第
1
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页
设计输入:
以电路图或
HDL
语言的形式
形成电路文件;输入的文件经过编译后,
可以形成对电路逻辑模型的标准描述;
逻辑仿真(功能仿真):
对如上形成
的逻
辑描述加入输入测试信号,检查输出信号
是否满足设计要求;在此没有考虑任何时
间关系,只是检测逻辑是否有错;
数字集成电路的设计流程
第
2
页
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共
132
页
系统分割(设计综合):
采用特定的
设计
方法分解实现电路模型,得到电路实际采
用的逻辑单元及其相互连接形式;在
GA
设计时,电路会分割为
2-3
输入的逻辑单
元,在
FPGA
设计中,分割为
4
输入逻
辑单元
,
而采用
CPLD
设
计时,则分割为
更大的逻辑单元。
数字集成电路的设计流程
第
3
页
/
共
132
页
前仿真:
采用综合出的电路结构,对每个
逻辑单元添加上对应的时间延迟信息;在
此基础上进行仿真,检测电路是否存在逻
辑或时序错误;
电路的布局,定位与布线:
对于通过前仿
真的电路系统,从全局到局部,进行每个
单元的定位以及相关的连线安排;
数字集成电路的设计流程
第
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