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对第1 代VLIW 内核结构进行扩展
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支持4 个16- 位和8 个 8-位连乘加 MAC 指令,提高运算的并行度
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寄存器数量增加了 1倍,取数/存数的数据通道也从32- 位增加为64-位,实现带宽的加倍
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增强在线仿真能力
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增加了新的指令以加速宽带和图像处理等应用
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改善正交设计,使频繁使用的指令获得更多的功能单元
C6000 系列 DSP
第 2 代 VelociTI.2 CPU 内核结构
C64x CPU
数据通路 2数据通路 1
寄存器堆 A
D2 S2 L2
A31 ~ A16
指令译码
指令调度
取指
控制寄存器
中断控制
S1L1
双 64- 位取数/存数通路
A15 ~
A0
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
M1
x
D1
+
+
寄存器堆 B
B31 ~ B16
B15 ~
B0
+
+
M2
高级指令打包
+x
x
x
x
x
x
x
x
x
x
x
高级在线仿真
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