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华为面试数字芯片提纲

1、 时序逻辑/ 组合逻辑

同步逻辑/ 异步逻辑

同步时钟

/

异步时钟

2、亚稳态的概念/ 可能出现的场合和抑制手段

3、异步 FIFO 原理/ FIFO 的深度计算/ 同步 FIFO/ 要求自己写异步 FIFO 代码/ 自己尝试添加约束

4

、双端口

RAM

的实现

/

要求自己写双端口

10

、脉冲检测电路（非同步时钟如何处理，快到慢，慢到快，同频，长脉冲化为单时钟短脉冲）

11、可综合和不可综合概念/ timescale 的理解

12、组合逻辑环路概念

13

、静态时序分析

STA/

动态时序分析

/

二者对比

14、建立时间/ 保持时间/ 数据到达时间/ 数据需求时间/ 建立时间裕量/ 保持时间裕量

15、四类时序路径及起点终点/ 完整的时序路径包含三部分/ 建立时间检查，保持时间检查/ 恢复时间检查，去除

时间检查

/

检查违例的解决方案

19

、系统级

/

开关级

20、阻塞赋值/ 非阻塞赋值

21、function/ task/ repeat/ while/ for

22

、详细研究对于运算数为

X/Z

以及逻辑运算中有

X/Z

的情况下结果分别如何

/ reg

和

wire

缺省值

及 !==的具体用法/ 一元简约运算符用法/ 位运算数位不对齐的情况/ 算数运算操作数的位数对不齐的情况运算结

果以及被赋值的数位不够的情况/ 运算数存在有符号数的情况

23

、

Case /if

、

仿真常用关键词和用法

常用原语

27、FPGA 内部资源以及结构/ FPGA 烧写模式/ FPGA 和 CPLD 比较

28、提高系统工作频率的方法/

29

、验证的概念

/

形式验证

/

常用验证方法

30、CMOS 功耗类别/ 数字芯片设计低功耗方案

31、SPI/ I2C/ RS232/ RS485/ UART 常见协议以及电平标准/ 波特率/ 比特率

32

、

DDR/ SDRAM/ SRAM/ DRAM/ ROM

原理速度功耗价格容量等等比较

38

、

AD/DA

39、Serdes 接口知识/ 预加重/ 去加重/ 均衡/ 常用编码方式/ 时钟数据恢复(CDR)原理，参考时钟作用/

华为面试数字芯片提纲解答以及要点备注

1、 时序逻辑/ 组合逻辑

时序逻辑电路主要由组合逻辑电路和触发器等记忆元件组成，输出不仅取决于当前输入，还和电路原来状态有

关（这里原来状态是指的中间的触发器等记忆元件部分的端口值也可能会影响到当前的电路总的输出）；组合逻辑

电路主要由组合逻辑器件构成，电路无存储元件，输出仅仅取决于当前的输入。

同步逻辑

/

异步逻辑

同步时钟指的是时钟源来自于同一个时钟源生成的时钟，其相位差可计算预知，这里不包括来自同一时钟源但

是在一定时钟周期内（例如 1000clk）依然无法确定公共周期的时钟，通常为由 PLL 生成的非整数分频或者倍频时钟。

异步时钟是指的相位差无法预测的时钟，通常来自于不同的时钟源。

2、亚稳态的概念/ 可能出现的场合和抑制手段

亚稳态是指触发器的建立时间或者保持时间不能满足时触发器的输出介于 0 或者 1 两者之间的某个不稳定态。

理想的触发器在时钟到来时刻采样数据，但现实之中时钟边沿通常具有一定斜率，因此数据需要在时钟到来的前后

3、异步 FIFO 原理/ FIFO 的深度计算/ 同步 FIFO/ 要求自己写异步 FIFO 代码/ 自己尝试添加约束

（H:\Desktop\Hardware_study\Async_FIFO）

异步

FIFO

主要用于实现异步时钟域之间的数据传输。异步

由以下几部分构成。

 BRAM/DRAM 组成的缓冲区。用于缓存数据流，其深度的设定需要根据输入输出数据的时钟差别以及最大

连续输入/输出数据量确定。



读写指针。其变化需要根据

FIFO

的空满状态以及当前的读写请求指令共同确定。当缓存为空则不可读，读

指针认为是读空，当最高位不同的时候，读指针等于写指针认为是写满；

 同步电路。由于两者读写指针比较是在不同时钟域下进行，因此为了避免亚稳态需要进行同步设计。此处

通常采用格雷码进行比较（传输端首先 BIN TO GRAY，经过两级触发器在目的端同步，然后 GRAY TO BIN，进行

下一步的比较，得出空满状态），保证一次只有一位数据变化，利用格雷码结合两级触发器进行同步后，可以

严格保证至少数据不会出错（起码是原地踏步，不会造成满状态写入的情况），中间加的两级触发器会对实际

状态做延迟比较（避免了空读和满写），也属于保守预估，最多是不是真空/真满情况下告知空满，但是不会

导致数据出错，属于保守的方法。

4

、双端口

RAM

FPGA 内部 RAM 资源分为 Block RAM 和 Distribute RAM，前者一般用于大量数据的缓存，后者多用于小部分数据

缓存。就速度而言由于 Distribute RAM 利用 FPGA 内部 Slicem 的 LUT 存储资源，少量存储的话速度比较快，但是大

量存储会对布线造成影响，难以保证时序。

FPGA 可以配置 Single-port-ram, Simple-port-ram, True-port-ram 等形式的 RAM，读写模式有 write-first, read-first,

no-change 等模式，write-first 表明输出端口的数据和写入的数据相同，read-first 表明输出端口的数据为当前地址之

前存储的数据，

no-change

表明输出数据为写入之前一刻的数据不变；

免亚稳态的发生，也无法避免出错信号的继续传输，而是尽量减少亚稳态传播的概率。根据触发器

MTBF

（平均故

障时间间隔）计算，一级触发器的 MTBF = (e^(tmet/c1) / c2*f*a) 两级触发器 MTBF = (MTBF1)*(MTBF2)，相当于不稳

定态在第一级触发器后被阻断了传播。如果条件更苛刻可考虑三级触发器。

6、握手机制/ 代码（H:\Desktop\Hardware_study\Async_Dual_port_ram）

握手机制通常用于数据传输速率要求不高但要求准确的场合，两边的握手信号都需要各自时钟域的同步器进行

同步。当接收端经过同步电路接收到

req

信号后锁存总线数据，然后发出

ack

信号，

ack

经过同步电路后到达发送端，