# EE332 数字系统设计
本仓库是 2022 年春季学期南方科技大学本科电子系 EE332 数字系统设计课程的 lab 代码。
## 项目列表
仓库包含以下的 VHDL 项目:
1. 4bitadder:四位全加器
2. counter:计数器
3. finite_state_machine:有限状态机
4. finite_state_machine_with_datapath:带数据通路的有限状态机
5. load_counter:可加载的计数器
6. seven_segment_display:七段数码管显示
7. sig_ver:信号验证器
8. stepper_motor_drive:步进电机驱动
9. three_digit_decimal_counter:三位十进制计数器
(请根据实际情况填写项目名称)
## 如何使用这个仓库
要使用这个仓库,您需要做的是:
1. 克隆这个仓库到本地机器。
2. 打开 VHDL 开发环境(例如:Vivado)。
3. 导入想要工作的项目。
4. 阅读项目文件,理解其设计和实现。
5. 运行仿真,观察结果,理解其工作原理。
## 贡献
如果您有任何改进的建议或者想要添加新的项目,欢迎提交 Pull Request。
希望这个仓库能对您的学习有所帮助!
没有合适的资源?快使用搜索试试~ 我知道了~
温馨提示
【资源说明】 数字系统设计 lab作业基于VHDL的FPGA源码+全部资料齐全.zip数字系统设计 lab作业基于VHDL的FPGA源码+全部资料齐全.zip 【备注】 1、该项目是高分课程设计项目源码,已获导师指导认可通过,答辩评审分达到95分 2、该资源内项目代码都经过mac/window10/11/linux测试运行成功,功能ok的情况下才上传的,请放心下载使用! 3、本项目适合计算机相关专业(如软件工程、计科、人工智能、通信工程、自动化、电子信息等)的在校学生、老师或者企业员工下载使用,也可作为课程设计、作业、项目初期立项演示等,当然也适合小白学习进阶。 4、如果基础还行,可以在此代码基础上进行修改,以实现其他功能,也可直接用于课设、作业等。 欢迎下载,沟通交流,互相学习,共同进步!
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数字系统设计 lab作业基于VHDL的FPGA源码+全部资料齐全.zip (7个子文件)
171265889347208773632.zip 416B
EE332_VHDL-main
counter
seven_segment_display
stepper_motor_drive
load_counter
docs
Lab 2 - Exercises.pdf 141KB
Lab 1 - Nexys4-DDR Getting Started(Vivado 2017.4).pdf 2.32MB
Lab 4 - step motor.pdf 484KB
Lab 3 - Seven Segment Display.pdf 460KB
.gitmodules 1KB
three_digit_decimal_counter
finite_state_machine_with_datapath
sig_ver
4bitadder
README.md 1KB
finite_state_machine
共 7 条
- 1
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