课程设计 基于FPGA的五级流水线CPU源码+全部资料齐全.zip

## **6.pipe cpu（Verilog，FPGA）** 计算机组成原理课程设计 ### 6.1 简介 一个基于FPGA的简单的五级流水线CPU，支持基本的运算，跳转，数据存储与传送等基本指令，解决了流水线cpu中的控制相关和数据相关的问题。 ### 6.2 技术细节 - 语言框架： - Verilog，FPGA，时序电路仿真 - 根据五级流水的五个阶段（取指，译码，执行，执行，访存，写回），将整个cpu分为五个子模块分别编码实现，然后封装在顶层模块里。 - 在五个子模块中又分别对alu（运算模块），cu（控制模块），bru（跳转处理模块）等更小的子模块进行封装。 - 由于流水执行，跳转指令在译码阶段被识别时，下一条指令已经取指开始执行，如不处理，会导致寄存器值被更改，即控制相关问题。采用在跳转指令后插入空指令的方法处理控制相关。 - 下一条指令读寄存器时，前三条指令还未进行写回，如不处理，所读取的内容将不是最新的，即数据相关问题。采用数据前推的方式解决。 - 由于LW指令改写寄存器的写入数据在访存阶段才能确定，因此单纯的数据回推无法解决相关问题，需要在指令后插入一条空指令。为了简化设计，对于所有LW指令，无论是否出现数据相关，均在其后插入空指令。 - 通过汇编工具将指令翻译成二进制数字，然后输入cpu进行仿真。 ### 6.3 功能演示 - cpu架构：<br> ![cpu架构图][pic-6.3.0]<br> - 仿真结果：<br> ![仿真结果][pic-6.3.1]<br> ![仿真结果][pic-6.3.2]<br> ![仿真结果][pic-6.3.3]<br> ### 6.4 项目仓库 <https://github.com/HaoyuanMa/pipe-cpu-verilog> ---- [pic-6.3.0]: https://images.wait4echo.love/Works/pipe-cpu/wl-pc-arch.png [pic-6.3.1]: https://images.wait4echo.love/Works/pipe-cpu/wl-pc-sim0.png [pic-6.3.2]: https://images.wait4echo.love/Works/pipe-cpu/wl-pc-sim1.png [pic-6.3.3]: https://images.wait4echo.love/Works/pipe-cpu/wl-pc-sim2.png