伪随机序列的VHDL描述
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2009-09-03
22:10:42
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library ieee;
use ieee.std_logic_1164.all;
ENTITY prbsgen IS
GENERIC(length : Positive := 8; tap1 : Positive := 8; tap2 : Positive := 4);
PORT(clk, reset : IN Bit; prbs : OUT Bit);
END prbsgen;
ARCHITECTURE v2 OF prbsgen IS
--create a shift register
SIGNAL prreg : Bit_Vector(length DOWNTO 0);
BEGIN
--conditional signal assignment shifts register and feeds in xor value
prreg <= (0 => '1', OTHERS => '0') WHEN reset = '1' ELSE --set all bits to '0' except lsb
(prreg((length - 1) DOWNTO 0) & (prreg(tap1) XOR prreg(tap2))) --shift left with xor
feedback
WHEN clk'EVENT AND clk = '1'
ELSE prreg;
--connect msb of register to output
prbs <= prreg(length);
资源评论
盐城潘玮柏2013-06-20虽然跟我想要的伪随机序数有出处，但此代码是对的
justdoitABC2012-12-14东西运行不了，有些地方要改后才能用。
