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shiyan6.rar_VHDL/FPGA/Verilog_VHDL_
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VHDL/FPGA/Verilog
VHDL
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使用Verilog实现十分进和六进制,并组合成六十进制
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shiyan6
example6.fit.eqn
28KB
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419B
example6.qsf
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66KB
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timing
primetime
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example6.db_info
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example5.bsf
2KB
example6.map.rpt
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example6.tan.summary
1008B
incremental_db
compiled_partitions
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1KB
README
653B
example6.fit.rpt
102KB
counter10.v
1012B
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26B
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example6.sft
111B
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64KB
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counter10.v.bak
1000B
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356B
example6.sof
275KB
counter6.v
845B
example6_assignment_defaults.qdf
47KB
example6.eda.rpt
7KB
serv_req_info.txt
578B
counter.bsf
2KB
counter6.bsf
2KB
example6.pof
512KB
counter10.bsf
2KB
example6.bdf
7KB
example6.map.eqn
18KB
example6.asm.rpt
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example6.flow.rpt
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