DDS_gnerate.zip_VHDL/FPGA/Verilog_VHDL_资源-CSDN文库

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VHDL/FPGA/Verilog

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DDS_gnerate.zip_VHDL/FPGA/Verilog_VHDL_ （933个子文件）

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libphase_get_syslib.a 344KB

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mycpu.ptf.bak 80KB

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dds_shixiong.cmp.bpm 12KB

mycpu.bsf 5KB

mypll1.bsf 3KB

myrom1.bsf 3KB

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myadder1.bsf 2KB

myadder.bsf 2KB

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key.bsf 2KB

mycon1.bsf 2KB

mycon.bsf 2KB

alt_sys_init.c 4KB

hello_world.c 2KB

specs.c 1B

alt_sys_init.c-t 42B

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dds_shixiong.map.cbp 268B

dds_shixiong.cmp.cdb 940KB

dds_shixiong.pre_map.cdb 492KB

dds_shixiong.rtlv_sg.cdb 420KB

dds_shixiong.root_partition.cmp.cdb 291KB

dds_shixiong.map.cdb 251KB

dds_shixiong.sgdiff.cdb 235KB

dds_shixiong.root_partition.map.cdb 207KB

dds_shixiong.(128).cnf.cdb 161KB

dds_shixiong.rtlv_sg_swap.cdb 57KB

dds_shixiong.(196).cnf.cdb 40KB

dds_shixiong.autos_3e92b2e5d298f5cf757a393f7655ccd81.map.cdb 34KB

dds_shixiong.(124).cnf.cdb 23KB

dds_shixiong.(199).cnf.cdb 20KB

dds_shixiong.(126).cnf.cdb 19KB

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