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云计算-面向应用领域的可重构计算单元研究.pdf
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云计算-面向应用领域的可重构计算单元研究.pdf
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中文摘要
摘要
针对目前计算的电路实现方式的不足,本文研究了一种面向应用领域的可重
构计算方法。面向无线通信领域,以快速傅里叶变换(Faust
Fo面er
TraJlsfom,FFT)
和正交频分复用系统(Onhogonal
Frequency
Division
Modulation,OFDM)中的码
片级处理(Cllip
Rate
Processing,CI冲)算法为研究切入点,设计面向无线通信领域
的可重构计算阵列。本文以FPGA软件流程为基础,提出了可重构计算阵列的计
算任务映射方法,并开发软件流程。计算阵列支持多种算法映射,待映射的算法
以数据流驱动,控制逻辑简单,能够以并行方式计算。本文的工作包括两部分:
(1)可重构FFT处理器设计;(2)可重构计算阵列设计和计算任务映射方法研究。
本文研究了FFT运算的分解方法和硬件实现架构,提出了RadiX.2/22/23/24
分解算法,以减少通用复数乘法器的个数,该分解方法采用平衡二叉树算法,最
小化需要存储的旋转因子的数目;针对FFT架构中的常数乘法器,提出了一种
常数乘法器共享策略,并基于可重构多常数乘法(Reconfigurable
Multiple
CiollstaIlt
Multiplication,RMCM)和多常数乘法(Multiple
Constant
Multiplication,
MCM),给出了面积优化的共享常数乘法器实现。本文采用Radix.2/22/23/24分解
和常数乘法器共享策略提出可重构FFT处理器结构,支持128点~8192点FFT
运算。为验证FFT结构,本文设计了面向DVB.删(DigitalⅥdeo
BroadcaSting
.Ten.estri孔,H觚dheld)应用的FFT处理器。在可重构FFT处理器的基础上,本文
研究了UMTS(U11iversal
Mobile
TelecommuIlication
SyStem)系统的CRP算法,经
过算法分析,提取粗粒度的基本运算集合。针对基本运算设计基本计算电路,通
过互连单元连接基本计算电路组成可重构计算节点(TILE),与可重构存储器和配
置电路组成可重构计算阵列。
可重构FFT处理器设计采用SMIC0.13um工艺,支持DVB.删应用,最高
工作频率为34MHz,不考虑存储器面积,数据通路面积为38K等效逻辑门。可
重构计算阵列支持128.8K点FFT和CI冲算法映射。针对可重构计算阵列的任
务映射,本文提出了基于FPGA映射方法的任务映射流程,对计算阵列中基本计
算电路进行建模,生成配置位流,写入计算阵列完成算法映射。
关键字:可重构计算快速傅里叶变换码片级处理计算阵列计算任务映射
中图法分类:TN47
Ill
万方数据
英文摘要
Abstract
A
noVel印plication·specific
reconfigurable
computing
memod
is
proposed
in
t11is
mesis
to
overcome
the、Ⅳeakness
of
existing
target
arcmtectures.A
recoⅢigurable
computation
array
for
commuIlication
applications
is
designed,wmch
implements
CKp
Rate
Processing(CI冲)algorithm
in
0FDM
system
and
Fast
Fourier
1hlsfom
(FFT)algoritllm.ARer
the
design
of
computation
array,soft、vare
now
mat
maps
algorithms
into
tlle
computation
array
is
developed
based
on
FPGA
so胁are
now.A
set
of
algoriths、Ⅳhose
implementations
are
charaCterized
by
data.driven,simple
comrolliIlg
logic
a11d
paraJleI
coInputing
properties
can
be
mapped
into
me
proposed
a】rraV.In
nlis
mesis,desi擘皿of
reconfiglJrable
Fast
Fourier
Transfbnn
processor
and
comp似ion
array
is
presented
aS
weU
aS
now
of
algoritllms
mappir培whjch
is
also
ref.erred
to
aS
conlputing
tasks
mapping.
Existing
FFT
decomposing
algorimms
and
haurdware
arcllitecture
haVe been
StlJdied,based
on
wllich
a
radix.2/22/23/24
decomposition
is
proposed
to
reduce
me
nurnber
of
mU
cornplex
multipliers.As
balallced,tlle
memory
consumption
used
proposed
FFT
decomposing
algorithm
is
to
store分叭ddle
f.actors
is
minimized.111
addition,a
cons觚multiplier
sharing
s仃ategy
is
proposed
to
reduce
tlle
number
of
conStant
multipliers
in
FFT
processor.The
area-emcient
implementation
of
proposed
sh撕ng
s仃ategy
ado呻the
Multiple
Const舭t
Multiplication
and
Reco瓶gu】协le
Multiple
Constallt
Multiplication
teclⅡ1iques
a11d
cons啪es
t11e leaLst
nllInber
of
equiValent
adders
compared丽th
existing
results.A
reconfigurable
FFT
arCllitecture
able
to
calculate
1
28
to
8
l
92一point
FFT
is
proposed
by
employing
radix一2/22/23/24
decomposition
and
constant
multiplier
sharing
sn。ategy.As
a
proof
of
proposed
FFT
arcllitectllre,a
reconfiglu协le
FFT
processor
for
DVB-T/H印plication
is
designed.Tb
design
comp似ion
arraM
cllip
rate
processing
algorimm
in
UMTS
system
is
studied.
Accordillg
to
me
aIlalysis
of
FFT
a11d
CI冲algorithm,the
set
of劬d锄ental
coarse-铲ained
atoIIlic
operations
are
defined.Computing
u11its
and
intercorulection
among
tllese
computing
u11its
are
desi印ed
to
make
up
TILE,t11e
data
processing
u11its
of
conlputation
array.Reco曲gu腿ble
memo巧block
are
desi印ed
to
store
data
a11d
coⅢi母lration
circuit
designed
to
reprogr锄tlle
array.
ReConfigumble
FFl’processor
for
DVB-’I’俄application
is
desi朗ed
and
synthesized
under
SMIC
O.1
3um
tecllIlolo鼢whose
peal(operating舭quency
is
34
MHz
aJld
logic
count
is
3
8K
equivalent
NAND2
logic
gates
wimout
memory.The
conll)utation
array
suppons
FFT
mging舶m
1
28一poirlt
to
8
l
92一poiIlt
and
CRP.
FPGA-based
so胁are
now
is
developed
to
model
processing
units
in
t11e
a玎ay
aIld
generate
binary
coIlfiguration
bits
t0
m印algoriⅡlIIls
into
tlle
computation
an.ay
Keyword:recon6鲫ble
comput魄,FFT,C肚computation撇y,
tasks
mapping
Classincation
No.:TN47
lV
万方数据
绪论
第一章绪论
传统的计算(Computing)或算法实现方式有两种:(1)专用集成电路
(Application
Specific
Integrated
Circuit,ASIC),通过硬件电路执行计算功能;(2)
通用处理器(General
Pu印ose
Processor,GPP),通过编写软件实现算法。专用集成
电路为特定的计算任务设计,功能单一,计算效率高,功率消耗低,这种实现方
法的缺陷在于缺乏灵活性,或者说不具有可编程性,如果算法稍微改变,需要重
新设计电路,因此基于ASIC的实现方式适用于芯片大批量生产的应用。相比于
专用集成电路,通用处理器是一种非常灵活的计算方式。通过定义指令集,通用
处理器支持基本的算术和逻辑操作,以编写软件的方式,通过编译器产生指令序
列,实现不同的算法,这种灵活的算法实现方式属于时间域上的编程。指令在通
用处理器上的执行要经过取指令,指令译码,指令执行和存储器访问等操作,其
中执行计算功能的是指令执行阶段,这种指令的运行方式复杂,效率低,而且增
加计算的复杂度。
在通用处理器的基础上,人们提出了面向应用定制指令集处理器(Application
specific
Instmction.set
Pmcessor,AsIP【2】),AsIP保留了通用处理器通用计算的能
力,通过增加用于密集计算的专用加速单元,提高对特定应用的处理效率,比如
多媒体应用和网络处理。这种将通用计算和专用加速单元结合的方式提升了通用
处理器的计算效率,但是其应用范围仍然有限。
为此人们希望设计一种算法实现方式,既能够通过硬件实现计算功能,又能
保持计算的灵活性,这就是可重构计算(Recollfigu舱ble
Conlputing,RC)f3】f4】[5】o可
重构计算是一种空间域上的算法映射,填补了硬件和软件在算法实现上的缺陷,
在计算效率和通用性之间取得了很好的平衡。图1.1比较了四种计算方式的计算
效率和计算通用性,可以看出,可重构计算的计算效率接近ASIC,但是在计算的灵
活性上有显著提升。
万方数据
绪论
二#
犍
津
荣
图1.1现有计算方式的比较
通用性
由于ASIC采用硬件,属于空间域上的计算方式,效率高,通用性最低,GPP
采用软件顺序执行计算,属于时间域上的计算方式,计算效率低。图1.2比较了
这两种运算方式的区别。图1.3给出了空间域上的一种可重构的实现方式。
C
图1.2
(a)y=Ax2+Bx+C的空间域实现(b)),=Ax2+Bx+C的时间域实现
mU
J
1n ln
mul
Ol。
.1
mul
in B
mul
03
C
add
02 04
res。05
\删/ \删/
\^LU/
\删/ \删/
◆
l
l
l l I
图1.3
y=Ax2+Bx+C的可重构实现
万方数据
绪论
人们通常采用FPGA(Field
Pro黟a瑚mable
Gate
Array)实现可重构计算,基于
FPGA器件的计算相比于处理器可以提升数百倍的性能。基于FPGA的可重构计
算结构有两个特点
1.经过芯片制造后,可用于实现定制化的计算任务
2.大大拓展了设计空间,能够实现计算任务在芯片空间域的映射
FPGA采用查找表(Look.up
Table,LUT)作为逻辑电路资源,使用开关盒作为
互连资源,LUT和开关盒通过配置信息实现电路重构。目前主流的FPGA器件
多采用基于SRAM(Static胁ldom
Access
Memo巧)的编程技术,SRAM与特定的
逻辑电路和互连开关连接,配置信息通过编程电路写入SRAM改变电路功能。
图1.4列出了FPGA器件中的可配置的基本电路。
路由资源l
路由资源2
—]厂_一
编程点
(a)
势}
图1.4
FPGA中可配置的基本电路
目前的FPGA采用岛型结构,逻辑资源通过互连单元连接,图1.5描述了常
见的FPGA结构,可以看出,互连资源占据了FPGA芯片的大部分面积。在进
行计算任务映射后,互连线成为关键路径,限制了电路的最高时钟频率,增加电
路功耗。
图1.5
FPGA结构示意图
万方数据
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