数字后端面试题

### 数字后端面试题详解 #### 1. 为什么电源走线选用最上面的金属层？ - **高层更适合全局布线**：由于底层金属层的利用率较高，通常用于实现标准单元（stdcell）等局部连接，而顶层金属层则更适合进行全局布线。这是因为顶层金属层通常具有更好的导电性能，能够承载更大的电流需求。 - **电磁兼容性差异**：顶层金属层的电磁兼容性通常比底层金属层强，这意味着它可以更好地承受电流变化所带来的电磁干扰，因此更加适合用于电源布线。 - **厚度与电流承载能力**：顶层金属层通常比底层金属层更厚，这使得它能够承载更大的电流。这对于电源线路来说尤为重要，因为电源线通常需要承载较大的电流。 - **IP层的考虑**：通常IP层占据的是较低的金属层，如果允许顶层布线，则顶层金属可以灵活地穿越这些IP层，而不会对其造成影响，同时减少对下层金属层的噪声干扰。 #### 2. 为什么要使用横竖交替的走线方式？ - **充分利用布线资源**：采用横竖交替的方式可以更高效地利用布线资源，提高布线的成功率。 - **降低线间干扰**：横竖交替布线有助于减少信号间的相互干扰，尤其是对于高速信号而言，这种布线方式可以显著降低串扰。 - **易于调试与维护**：横竖交替布线的方式使得信号路径更为清晰，有助于在调试过程中快速定位问题所在，同时也便于后续的维护与修改。 #### 3. 如何解决线间干扰？ - **增加驱动能力**：可以通过增大受害网络的驱动能力或减小侵害网络的驱动能力来缓解线间干扰。 - **双巫术法（Double Witch）**：通过增加线间距、双间距布线或使用屏蔽线来隔离干扰源，减少干扰的影响。 - **插入缓冲器**：在受害网络中插入缓冲器可以提高其抗干扰能力。 - **使用高阈值电压单元**：将受害网络的输入端改为使用高阈值电压单元，以确保即使受到小幅度干扰也不会导致误翻转。 - **调整时序窗口**：通过对信号的时序进行微调，如延迟受害网络或提前侵害网络的时间，从而避免两者在时间上的重叠，减少干扰的可能性。 #### 4. 哪些因素可以影响标准单元的延迟？ - **PVT**（Process, Voltage, Temperature）：制造工艺、工作电压以及温度的变化都会对标准单元的延迟产生影响。 - **输入转换与输出负载**：输入信号的转换速率以及输出端的负载大小也会影响延迟。 - **阈值电压（Vth）**：不同单元的阈值电压设置不同，这直接影响了晶体管的开关速度，进而影响整个单元的延迟特性。 #### 5. 如何禁止使用库里面的某些单元？ - **使用`set_dont_use`命令**：可以在设计约束文件中指定某些单元禁止使用。 - **使用`set_dont_touch`命令**：若希望保留某些单元但不让工具对其进行任何改动，可以使用该命令。 #### 6. 做RTL综合时，经常使用的wireload model有哪几种？ - **零wireload model**：假设所有信号之间的耦合效应为零。 - **基于扇出的传统Wire Load Model**：根据信号的扇出数量来估计其阻抗和电容。 - **基于物理位置的Wire Load Model**：考虑信号在网络中的实际位置和距离，更精确地估计阻抗和电容。在不同的EDA工具中可能有不同的名称，例如Cadence中的PLE（Position-based Load Estimation）和Synopsys中的DCUltra Topographical。 #### 7. 使用一般的WLM（Wire Load Model），DC是如何计算delay的？ - **基于Fanout的计算方法**：DC在计算信号延迟时，会根据选取的Wire Load Model计算网络的RC参数，这些参数取决于信号的扇出值。 - **具体实例解析**：以SMIC 13nm工艺为例，采用smic13_wl10 Wire Load Model，其定义了电阻、电容、面积等参数。当给出特定的扇出值时，可以根据模型中预设的斜率来估算出相应的互连线长度，进而计算出具体的电阻和电容值，最终得到信号的延迟。 #### 8. 有关于源时钟（clk_a）和生成时钟的提问 - **源时钟（clk_a）**：这是一种创建的时钟信号，通常用于同步电路的设计。 - **生成时钟**：指的是通过时钟门控、频率分频或相位调整等技术从源时钟派生出的新时钟信号。这类时钟在数字设计中常用于实现复杂时序控制逻辑。