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14、多时域设计中 ,如何处理信号跨时域。(南山之桥)
不同的时钟域之间信号通信时需要进行同步处理,这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造
成影响,其中对于单个控制信号可以用两级同步器,如电平、边沿检测和脉冲,对多位信号可以用 FIFO, 双口 RAM ,
握手信号等。
跨时域的信号要经过同步器同步,防止亚稳态传播。例如:时钟域 1 中的一个信号,要送到时钟域 2,那么在这个信号
送到时钟域 2 之前, 要先经过时钟域 2 的同步器同步后, 才能进入时钟域 2。这个同步器就是两级 d 触发器, 其时钟为
时钟域 2 的时钟。这样做是怕时钟域 1 中的这个信号,可能不满足时钟域 2 中触发器的建立保持时间,而产生亚稳态,
因为它们之间没有必然关系,是异步的。这样做只能防止亚稳态传播,但不能保证采进来的数据的正确性。所以通常
只同步很少位数的信号。比如控制信号,或地址。当同步的是地址时,一般该地址应采用格雷码,因为格雷码每次只
变一位,相当于每次只有一个同步器在起作用,这样可以降低出错概率,象异步 FIFO 的设计中,比较读写地址的大小
时,就是用这种方法。 如果两个时钟域之间传送大量的数据,可以用异步 FIFO 来解决问题。
15、给了 reg 的 setup,hold 时间,求中间组合逻辑的 delay 范围。(飞利浦-大唐笔试)
Delay < period - setup – hold
16、时钟周期为 T, 触发器 D1 的寄存器到输出时间最大为 T1max ,最小为 T1min 。组合逻辑电路最大延迟为 T2max,最
小为 T2min 。问,触发器 D2 的建立时间 T3 和保持时间应满足什么条件。(华为)
T3setup>T+T2max,T3hold>T1min+T2min
17、给出某个一般时序电路的图,有 Tsetup,Tdelay,Tck->q, 还有 clock 的 delay,写出决定最大时钟的因素,同时给出表
达式。(威盛 VIA 2003.11.06 上海笔试试题)
T+Tclkdealy>Tsetup+Tco+Tdelay;
Thold>Tclkdelay+Tco+Tdelay;
18、说说静态、动态时序模拟的优缺点。(威盛 VIA 2003.11.06 上海笔试试题)
静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径,计算信号在这些路径上的传播延时,检查
信号的建立和保持时间是否满足时序要求,通过对最大路径延时和最小路径延时的分析,找出违背时序约束的错误。
它不需要输入向量就能穷尽所有的路径,且运行速度很快、占用内存较少,不仅可以对芯片设计进行全面的时序功能
检查,而且还可利用时序分析的结果来优化设计,因此静态时序分析已经越来越多地被用到数字集成电路设计的验证
中。
动态时序模拟就是通常的仿真,因为不可能产生完备的测试向量,覆盖门级网表中的每一条路径。因此在动态时序分
析中,无法暴露一些路径上可能存在的时序问题;
19、一个四级的 Mux, 其中第二级信号为关键信号 如何改善 timing。(威盛 VIA2003.11.06 上海笔试试题)
关键:将第二级信号放到最后输出一级输出,同时注意修改片选信号,保证其优先级未被修改。
20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入,使得输出依赖于关键路径。
(未知)
21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种(区别,优点),全加器等等。(未知)
22、卡诺图写出逻辑表达使。(威盛 VIA 2003.11.06 上海笔试试题)
23、化简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15) 的和。(威盛)
卡诺图化简:一般是四输入,记住 00 01 11 10 顺序,
0 1 3 2
4 5 7 6
12 13 15 14
8 9 11 10
24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin)
And also explain theoperation region of PMOS and NMOS for each segment of the transfer curve? (威盛笔试题 circuit
design-beijing-03.11.09 )
25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS
and explain?
26、为什么一个标准的倒相器中 P 管的宽长比要比 N 管的宽长比大?(仕兰微电子)