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基于FPGA的RS232设计.docx
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2023-06-20
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基于FPGA的RS232设计.docx
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FPGA 串口 RS232 的设计,该模块 RS232 的波特率为 9600,其模块结构框图如下图示:
fifo
Testbench(测试
模块)
Rs232_rx(串口
接收模块)
Rs232_tx(串口
发送模块)
RS232_clk(串口传
输波特率时钟)
CLK_TO_RS232
TOP顶层模块
设计模块功能描述:
Testbench(测试模块):模拟 PC 机串口信号发送和接受设备,首先向 RS232 接收端发送
串口数据信息,然后通过 RS232 接收端来接收 RS232 发送端的数据信息。
RS232_rx(串口接收模块):通过接受来自 testbench 的串行数据信息,并存入到 FIFO 中。
RS232_tx(串口发送模块):通过读取 FIFO 的有效数据标志位 wrusedw,来判断 FIFO 中是
否还有数据需要发送。如有,则继续读取 FIFO 中的数据信息,并发送出去。
RS232_clk(串口时钟):提供 RS232 需要时钟,规定 RS232 通信波特率。
FIFO(ip 核模块):调用的为 ALTERA 的 ip 核模块,主要用于 RS232 接收,发送数据的
存储和缓冲作用。
以下为模块设计代码:
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oligaga
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