没有合适的资源？快使用搜索试试~
我知道了~
文库首页
开发技术
其它
VHDL语言的并入串出移位寄存器
VHDL语言的并入串出移位寄存器
移位寄存器
5星
· 超过95%的资源
需积分: 50
115 下载量
39 浏览量
2010-01-27
17:14:26
上传
评论
6
收藏
590B
TXT
举报
温馨提示
立即下载
开通VIP（低至0.43/天）
买1年送3月
VHDL语言的并入串出移位寄存器，适用于可用于控制错误信号的输出！
资源推荐
资源评论
shifter_移位寄存器；vhdl_
浏览：32
5星 · 资源好评率100%
8-bit 的移位寄存器。移位寄存器有异步复位功能：当复位信号 nrst 有效时，寄存器 q 复位到 0。寄存器可以由数据总线 data 输入：在时钟 clk 到来，而且数据装载信号 laod 有效时，输入数据总线 data 上的数据装载到寄存器 q 中（q=data）；移位受 en 信号控制：在时钟 clk 到来，而且控制信号 en 有效时，移位寄存器做一次算术右移（q(0)->qout
移位寄存器串入并出与并入串出
浏览：47
5星 · 资源好评率100%
移位寄存器串入并出与并入串出 在数字电路中，移位寄存器（英语：shift register）是一种在若干相同时间脉冲下工作的触发器为基础的器件，数据以并行或串行的方式输入到该器件中，然后每个时间脉冲依次向左或右移动一个比特，在输出端进行输出。这种移位寄存器是一维的，事实上还有多维的移位寄存器，即输入、输出的数据本身就是一些列位。实现这种多维移位寄存器的方法可以是将几个具有相同位数的移位寄存器
VHDL 含并行置位的移位寄存器
浏览：41
VHDL 含并行置位的移位寄存器，使用VHDL语言
用vhdl编写的移位寄存器的程序
浏览：88
应用vhdl编写的移位寄存器的程序，对于制作可编程逻辑器件有一定的帮助
4位串入并出移位寄存器
浏览：67
5星 · 资源好评率100%
实验五4位串入并出移位寄存器，VHDL实验报告
移位寄存器 串入并出 并入串出.pdf
浏览：34
4星 · 用户满意度95%
单片机移位寄存器 串入并出 并入串出讲解............
八位移位寄存器VHDL程序设计
浏览：7
5星 · 资源好评率100%
本文主要讲了一下关于八位移位寄存器vhdl程序设计，希望对你的学习有所帮助。
vhdl并行转串行输出
浏览：51
5星 · 资源好评率100%
这是一个8位并行转串行，加奇偶校验位.最高平率没有测过
VHDL实验6 双向移位寄存器(完整版)
浏览：120
里面有详细的实验准备、实验内容步骤、实验程序分析、实验结果等.
VHDL语言编写双向移位寄存器
浏览：186
4星 · 用户满意度95%
采用VHDL语言编写双向移位寄存器，利用MAX+plus软件实现
VHDL语言 移位器
浏览：155
本程序主要是面向VHDL语言的初学者，本程序包括算术移位、逻辑移位、循环移位。不是很完美，请多多指教！！
VHDL.rar_VHDL语言寄存器
浏览：34
VHDL语言例程集锦，包括组合逻辑、计数器、移位寄存器、存储器等处理。
通用移位寄存器VHDL代码及test bench代码
浏览：156
5星 · 资源好评率100%
完整的移位寄存器VHDL代码！可以实现双向移位。包括bit子模块。并包含test bench代码！
VHDL同步加载左右移位寄存器
浏览：129
用VHDL语言实现同步加载左右移位寄存器
用VHDL设计移位寄存器.zip_VHDL设计寄存器_vhdl_vhdl序列检测
浏览：39
5星 · 资源好评率100%
实现序列检测，让你通过VHDL语言实现序列数字的发生
VHDL.zip_BCD移位寄存器
浏览：24
它能将数据向左或向右移动，根据输入控制信号进行并入串出（Parallel-In-Serial-Out, PISO）或串入串出（Serial-In-Serial-Out, SISO）的操作。PISO移位寄存器通常接收并行数据，然后按位串行输出；而SISO移位寄存器...
vhdl程序设计：在7段数码管上同时显示自己学号的最前4位和最后4位.docx
浏览：2
在这个实验中，我们将学习如何使用VHDL语言设计一个时序逻辑电路，即带清零的双向移位并入/并出4位移位寄存器。这需要了解时序逻辑电路的设计原理和实现方法。 知识点： * 时序逻辑电路的设计原理 * VHDL语言中...
基于FPGA的汉明距离电路的实现.pdf
浏览：191
在这个设计中，使用了18位并入串出移位寄存器，当控制端为低电平时，可以并行置入数据到寄存器中；当控制端为高电平时，则禁止并行置数功能，寄存器按时钟信号的边沿顺序接收数据，实时更新移位寄存器中的内容。 ...
串并转换verilog实现.rar
浏览：106
串并转换器通常分为两种类型：串入并出（Serial-In Parallel-Out, SIPO）和并入串出（Parallel-In Serial-Out, PISO）。SIPO将串行输入的数据转换为并行输出，而PISO则相反。在实际应用中，这些转换器经常用于串行...
移位寄存器
浏览：58
VHDL语言设计，基于VHDL的8位移位寄存器
VHDL 寄存器组的设计
浏览：199
组成原理课程实验。用VHDL语言设计寄存器组，实现数据对寄存器选择性的输入，输出。
vhdl延时程序（基于移位寄存器）
浏览：144
4星 · 用户满意度95%
用vhdl设计的一种延时程序，运用了移位寄存器原理，新人设计的适合新人看看
循环移位寄存器（vhdl）及仿真
浏览：98
3星 · 编辑精心推荐
使用自己定义的包集合，可以多位一起移动，用QUARTUS II仿真过，结果正确
双向移位寄存器
浏览：80
此程序描写的是双向移位寄存器，用VHDL语言描写它的功能，供同学们参考
四位寄存器
浏览：46
vhdl语言实现四位寄存器，用于数字逻辑课程
四位循环移位寄存器代码
浏览：5
四位循环移位寄存器代码!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
串并转换（串入并出、并入串出、移位寄存器法和计数器法-verilog代码-Testbench-仿真结果）
浏览：35
串并转换（串入并出、并入串出、移位寄存器法和计数器法-verilog代码-Testbench-仿真结果）
“数字电路与系统设计实验A”实验报告(四)-用VHDL设计分频器,移位寄存器,状态机
浏览：191
“数字电路与系统设计实验A”实验报告(四)——用VHDL设计分频器,移位寄存器,状态机
Cyclone4E FPGA设计4位并入串出移位寄存器Verilog逻辑源码Quartus工程文件.zip
浏览：23
5星 · 资源好评率100%
Cyclone4E FPGA设计4位并入串出移位寄存器Verilog逻辑源码Quartus工程文件.。Quartus11.0工程文件, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 **----------------------------文件信息-------------------------- ** 文件名称： reg_bc.v **
评论
收藏
内容反馈
立即下载
开通VIP（低至0.43/天）
买1年送3月
资源评论
资源反馈
评论星级较低，若资源使用遇到问题可联系上传者，3个工作日内问题未解决可申请退款~
联系上传者
评论
xiaopig916
2013-03-23
为什么我仿真后没有结果输出啊
蛋白
2013-01-13
看了下 有点难 不过还是不错
pssdestiny
2012-12-23
中间有点不懂，和书上的不太一样
hooligan0302
2012-07-03
有点难 不太好懂
momo1985192
粉丝: 0
资源:
1
私信
上传资源 快速赚钱
我的内容管理
展开
我的资源
快来上传第一个资源
我的收益
登录查看自己的收益
我的积分
登录查看自己的积分
我的C币
登录后查看C币余额
我的收藏
我的下载
下载帮助
前往需求广场，查看用户热搜
最新资源
深入解析栈溢出：原因、影响与解决方案
使用Java开发的一个经典小游戏“俄罗斯方块”.zip
fsan 使用说明，方便客户扫描使用
虚拟电脑病毒无害无需资源
探索Python数据可视化：Matplotlib库的深入指南
全站数据爬取技术与实践：方法、代码与策略
微信自动抢红包APP.zip毕业设计参考学习资料
为 Wireshark 能使用纯真网络 IP 数据库(QQwry)而提供的格式转换工具.zip
音频格式转换工具.zip学习资料程序资源
自用固件，合并openwrt和immortalwrt编译AX6（刷机有风险).zip
资源上传下载、课程学习等过程中有任何疑问或建议，欢迎提出宝贵意见哦~我们会及时处理！
点击此处反馈
安全验证
文档复制为VIP权益，开通VIP直接复制
信息提交成功
