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通信工程实验报告

班级：___ ____

学号： ________

姓名：

实验一 FPGA 实验 BDPSK 调制解调器设计

一、实验目的

⒈ 掌握 BDPSK 的调制和解调原理。

⒉ 掌握倍频和分频的概念以及原理。

⒊ 用 VerilogHDL 硬件描述语言建模时序逻辑电路，实现 BDPSK 基带调制解调系统。

二、实验报告要求

⒈ 调制器和解调器的外引脚图和内部结构图。（Microsoft Visio 中截图）

⒉ 调制器模块和解调器模块的 VerilogHDL 代码及注释。

⒊ 功能仿真和时序仿真结果的波形。（ModelSim 中截图）

⒋ （选做）开发板验证后的波形。（示波器上拍照）

三、实验结果

1、BDPSK 调制系统的结构图。

2、 BDPSK 调制器模块的 VerilogHDL 代码及注释。

分频器：

module fre_div(clk,cp0);//分频器

input clk;

output reg cp0;

parameter N=32;

integer i=0;

initial

begin

cp0<=0;

end

always@(posedge clk)

begin

if(i<N/2-1) i=i+1;

else begin i=0;cp0=~cp0;end

end

endmodule

随机码序列产生器（m 序列）：

module PN_Seq(clk,reset_n,dataout);

input clk;

input reset_n;

output dataout;

reg [ 7 : 1 ] c;

always @( posedge clk or negedge reset_n )

begin

if (!reset_n)

c <= 7'b1001110;

else

begin

c[7]<=c[6];

c[6]<=c[5];

c[5]<=c[4];

c[4]<=c[3];

c[3]<=c[2];

c[2]<=c[1];

c[1]<= c[2]^c[3]^c[4]^c[7];

end

assign dataout = c[7];

endmodule

差分编码器：

module dif(clk,reset_n,in,out);

input clk;

input reset_n;

input in;

output out;

reg [1:0] o;

always @(posedge clk or negedge reset_n)

begin

if(!reset_n)

o <= 1;

else

begin

o <= in^o;

end

assign out = o;

endmodule

控制器：

module Controller(clk,reset_n,s,address,cp);

input clk;

input reset_n;

input cp;

input s; //相对码

output [ 4 : 0 ] address;

reg [ 4 : 0 ] address_data;

reg [ 4 : 0 ] count;

reg sign ;

always @(posedge cp)

begin

if(s==0)

count<= 5'b10000;

else if(s==1) count<=5'b00000;

sign<= 1;

end

always @(posedge clk or negedge reset_n)

begin

if(!reset_n)

address_data<=5'b00000;

else begin

if(sign==1)

begin

address_data<=count;

sign<=0;

end

address_data<=address_data+1'b1;

if(address_data==32)

address_data<=5'b00000;

end

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