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spi-ip串行外围设备接口毕业(设计)论文.doc
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2023-06-29
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spi-ip串行外围设备接口毕业(设计)论文.doc
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目录 i
摘 要
SPI 是英语 Serial Peripheral interface 的缩写,顾名思义就是串行外围设备接
口。SPI 是一种高速的、全双工、同步的通信总线,并且在芯片的管脚上只占用
四根线,节约了芯片的管脚,同时为 PCB 的布局上节省空间。SPI Flash 主要用
于代码存储或者其他非易失性存储应用。
本设计目的在于完成一个 SPI Flash Controller 的设计,相当于在上层的
Driver 和 Flash 器件之间建立起一座连接的桥梁。控制器接收上层配置的并行
数据和控制信号,经过控制器处理之后以串行的方式发送至 Flash 器件以完成
对 Flash 的相应的读写等操作。本设计采用 Verilog HDL 语言,在 Vi 编辑器
中完成设计,并用 EDA tool 对设计进行了编译、模拟、仿真和调试。最后又在
FPGA 上对结果进行了实践证明。完成上述全部工作之后,再从功能、面积优
化和成本缩减等方面对设计进行分析总结本次毕业设计中获得的宝贵经验。
关键词: 闪存 Verilog HDL 串行 并行 FPGA
目录
ii
ABSTRACT
SPI (Serial Peripheral interface) is a serial periphery slave interface. SPI is a fast,
duplex and synchronism communication bus. And there are only 4 pins on the chip
of SPI. It is so convenient for wire layings of PCB. SPI Flash is ideal for code
download as well as storing nonvolatile voice, text and data.
In this design, I have finished a SPI Flash Controller IP Core. It connects top
driver and flash device just like a bridge. The controller receive the parallel data and
control signal configured by top, and then the parallel data will be processed, and
transmitted to the flash by SPI interface as serial signal in order to execute the read
or write operation to the flash. The program actualizes in Verilog HDL, designed in
VI under linux. EDA tools are used to simulate, synthesize and debug such as
Debussy. After the design’s RTL code and simulation, this design made up a system
with other IP on a FPGA platform in order to check the design. After all the work
above finished, this paper analyze the function, area and cost of the SPI flash
controller, summarize the experience of the graduation design.
Keywords: Flash Verilog SERIAL COLLATERAL FPGA
毕业设计(论文)原创性声明和使用授权说明
原创性声明
本人郑重承诺:所呈交的毕业设计(论文),是我个人在指导教
师的指导下进行的研究工作及取得的成果。尽我所知,除文中特别
加以标注和致谢的地方外,不包含其他人或组织已经发表或公布过
的研究成果,也不包含我为获得 及其它教育机构的学位
或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人
或集体,均已在文中作了明确的说明并表示了谢意。
作 者 签 名: 日 期:
指导教师签名: 日 期:
使用授权说明
本人完全了解安阳工学院关于收集、保存、使用毕业设计(论
文)的规定,即:按照学校要求提交毕业设计(论文)的印刷本和
电子版本;学校有权保存毕业设计(论文)的印刷本和电子版,并
提供目录检索与阅览服务;学校可以采用影印、缩印、数字化或其
它复制手段保存论文;在不以赢利为目的前提下,学校可以公布论
文的部分或全部内容。
作者签名: 日 期:
目录
iv
目 录
第一章 引 言 ............................................................................................................1
第二章 SPI FLASH CONTROLLER 简介 ..........................................................3
2.1 SPI 简介∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙3
2.2 SPI FLASH 简介∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙5
第三章 SPI FLASH CONTROLLER 设计环境 ..................................................7
3.1 VERILOG HDL 语言简介∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙7
3.2 LINUX 系统下的设计开发环境简介 ∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙8
3.3 数字电路设计方法 ∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙9
3.4 VERILOG HDL 的设计流程∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙9
3.5 编译、模拟仿真 EDA TOOL 简介 ∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙10
3.6 ISE 软件简介 ∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙10
3.7 XILINX SPARTAN-3 系列器件介绍 ∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙11
3.8 HE REGISTER BUS 协议简介∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙12
第四章 SPI FLASH CONTROLLER 设计与实现 .............................................13
4.1 SPI FLASH CONTROLLER 的设计流程 ∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙13
4.2 设计规格 ∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙14
4.2.1 设计要求.........................................................................................14
4.2.2 I/O 端口 .........................................................................................14
4.3 功能模块划分 ∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙16
4.4 功能模块设计 ∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙17
4.4.1 HE register 总线接口 ....................................................................17
4.4.2 发送顺序控制逻辑.........................................................................18
4.4.3 串并转换控制逻辑.........................................................................21
4.4.4 并串转换控制逻辑.........................................................................22
4.4.5 数据状态信息选择逻辑.................................................................24
4.4.6 分频模块.........................................................................................24
4.4.7 片选逻辑模块.................................................................................25
4.4.8 中断信号产生模块.........................................................................25
第五章 SPI FLASH CONTROLLER 测试与验证 .............................................27
5.1 测试环境 ∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙27
5.2 测试文件架构 ∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙28
5.3 测试功能点 ∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙28
5.4 测试流程 ∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙30
5.5 FPGA 验证 ∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙31
5.5.1 C_CODE 的仿真 ............................................................................31
5.5.2 FPGA 硬件测试 ............................................................................31
5.6 验证结果 ∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙∙32
第六章 总 结 ....................................................................................................35
致 谢.....................................................................................................................37
参考文献 ....................................................................................................................39
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