实验 11 计数器构造综合实验
一、161 芯片设计
1、161 代码设计
module HC161(MR,Clk,Cep,Cet,PE,D,Q,TC);
input MR,Clk,Cep,Cet,PE;
input [3:0]D;
output [3:0]Q;
output TC;
reg [3:0]Q;
always @(posedge Clk,negedge MR)
if(!MR) Q<=0;
else if(!PE)Q<=D;
else if(Cep & Cet)Q<=Q+1;//else Q<=Q;
assign TC=&{Cet,Q};
endmodule
2、测试平台设计
module HC161test;
reg MR,Clk,Cep,Cet,PE;
reg[3:0]D;
wire[3:0]Q;
wire TC;
HC161 u(MR,Clk,Cep,Cet,PE,D,Q,TC);
initial
begin
Clk=0;
repeat(100)
#5 Clk=~Clk;
end
initial
begin MR=0;
#22 MR=1;
end
initial
begin
PE=1;Cep=1;Cet=1;D=0;
#58 PE=0;
#20 PE=1;
#50 Cep=0;
#20 Cep=1;
#50 Cet=0;
#20 Cet=1;
end
