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习题集及参考答案

一、填空题

1. 一般把 EDA 技术的发展分为（）个阶段。

2. FPGA/CPLD 有如下设计步骤：①原理图/HDL 文本输入、②适配、③功能仿真、④综合、

⑤编程下载、⑥硬件测试，正确的设计顺序是①（）⑤⑥。

3. 在 EDA 工具中，能完成在目标系统器件上布局布线的软件称为（）。

4. 设计输入完成之后，应立即对文件进行（）。

5. 基于硬件描述语言的数字系统设计目前最常用的设计方法称为（）设计法。

6. 将硬件描述语言转化为硬件电路的过程称为（）。

7. IP 核在 EDA 技术和开发中具有十分重要的地位，以 HDL 方式提供的 IP 被称为（）IP。

8. SOC 系统又称为（）系统。SOPC 系统又称为（）系统。

9. 将硬核和固核作为（）IP 核，而软核作为（）IP 核。

10. IP 核在 EDA 技术和开发中具有十分重要的地位，以 HDL 方式提供的 IP 被称为（）。

11. HDL 综合器就是逻辑综合的过程，把可综合的VHDL/Verilog HDL 转化成硬件电路时，包

含了三个过程，分别是（）、（）、（）。

12. EDA 软件工具大致可以由五个模块构成，分别是设计输入编辑器、（）、（）、

（）和（）。

13. 按仿真电路描述级别的不同，HDL 仿真器分为（）仿真、（）仿真、（）

仿真和门级仿真。

14. 系统仿真分为（）、（）和（）。

15. （）仿真是对设计输入的规范检测，这种仿真通过只能表示编译通过，说明设计

满足一定的语法规范，但不能保证设计功能满足期望。

16. （）仿真是对综合后的网表进行的仿真，它验证设计模块的基本逻辑功能，但不

带有布局布线后产生的时序信息，是理想情况下的验证。

17. （）仿真是布局布线后进行的后仿真，仿真时考虑了布线延时，和芯片实际的工

作情况更加接近。

18. 目前 Xilinx 公司生产的 FPGA 主要采用了（）配置存储器结构。

19. 描述测试信号的变化和测试工程的模块叫做（）。

20. 现代电子系统设计领域中的 EDA 采用（）的设计方法。

21. 有限状态机可分为（）状态机和（）状态机两类。

22. Verilog HDL 中的端口类型有三类：（）、（）、输入/输出端口。

23. Verilog HDL 常用两大数据类型：（）、（）。

24. FPGA / CPLD设计流程为：原理图/HDL 文本输入→（）→综合→适配→（）→编

程下载→硬件测试。

25. （）是描述数据在寄存器之间流动和处理的过程。

26. 连续赋值常用于数据流行为建模，常以（）为关键词。

27. Verilog HDL 有两种过程赋值方式：（）和（）。

28. `timescale 1ns/100ps 中 1ns 代表（），100ps 代表（）。

29. 未来的集成电路技术的发展趋势，把整上系统集成在一个芯片上去，这种芯片被称为

（）。

30. 从互连结构上可将 PLD 分为确定型和统计型两类。确定型结构的代表是（），统

计型结构代表是（）。

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31. CPLD 是由（）的结构演变而来的。

32. FPGA 的核心部分是（），由内部逻辑块矩阵和周围 I/O 接口模块组成。

33. 把基于电可擦除存储单元的 EEPROM 或 Flash 技术的 CPLD 的在系统下载称为

（），这个过程就是把编程数据写入 E CMOS 单元阵列的过程。

34. 根据配置数据线数，器件配置可分为并行配置和串行配置两类。串行配置以（）

为单位将配置数据载人可编程器件：而并行配置一般以（）为单位向可编程器件

载入配置数据。

35. FPGA 的配置模式有从动串行模式、从动并行模式、主动串行模式、主动并行模式、以及

（）模式。

36. 可编程逻辑器件的配置方式分为（）和（）两类。

37. VerilogHDL 是在（）年正式推出的。

38. 在 verilog HDL 的 always 块本身是（）语句。

39. Verilog HDL 中的 always 语句中的语句是（）语句。

40. Verilog HDL 提供了标准的系统任务，用于常用的操作。如显示、文件输入/输出等，系

统函数前都有一个标志符（）加以确认。

41. Verilog HDL 很好地支持了“自顶向下”的设计理念，即，复杂任务分解成的小模块完

成后，可以通过（）的方式，将系统组装起来。

42. Verilog HDL 模块分为两种类型：一种是（）模块，即，描述某种电路系统结构，

功能，以综合或者提供仿真模型为设计目的；另一种是（）模块，即，为功能

模块的测试提供信号源激励、输出数据监测。

43. Verilog 语言中，标识符可以是任意一组字母、数字、（）符号和下划线符号的组

合。

44. state，State ，这两个标识符是（）同。

45. assign c=a>b? a： b 中，若 a=3,b=2,则 c=（）;若 a=2,b=3,则 c=（）。

46. 在 Verilog HDL 的逻辑运算中，设 A=4´ b1010，则表达式~A 的结果为（）

47. 在 Verilog HDL 的逻辑运算中，设 a=2 ，b=0，则 a && b 结果为（）， a || b 结

果为（）。

48. 在 Verilog HDL 的逻辑运算中，设 a = 4´ b1010， a >>1 结果是（）。

二、 EDA 名词解释

1. ASIC，2.CPLD, 3.FPGA,4.IC, 5.LUT .6.PCB.7.RTL,8.FSM,9.GAL,10.ISP, 11.JATG,

12.PBD,13.BBD

三、选择题

1．任 Verilog HDL 的端口声明语句中，用（）关键字声明端口为双向端口

A：inout B：INOUT C：BUFFER D：buffer

2．用 Verilog HDL 的 assign 语句建模的方法一般称为（）方法。

A：连续赋值 B：并行赋值 C：串行赋值 D：函数赋值

3． IP 核在 EDA 技术和开发中具有十分重要的地位，IP 是指（）。

A：知识产权 B：互联网协议 C：网络地址 D：都不是

4．在 verilog HDL 的 always 块本身是（）语句

A：顺序 B：并行 C：顺序或并行 D：串行

5．在 Verilog HDL 的逻辑运算中，设 A=8'b11010001,B=8'b00011001,则表达式“A&B”的

结果为（）

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A：8'b00010001 B：8'b11011001 C：8'b11001000 D：8'b00110111

6．大规模可编程器件主要有 FPGA、CPLD 两类，下列对 FPGA 结构与工作原理的描述中，正

确的是（）。

A：FPGA 是基于乘积项结构的可编程逻辑器件；

B：FPGA 是全称为复杂可编程逻辑器件；

C：基于 SRAM 的 FPGA 器件，在每次上电后必须进行一次配置；

D：在 Altera 公司生产的器件中，MAX7000 系列属 FPGA 结构。

7．下列 EDA 软件中，哪一个不具有逻辑综合功能：（）。

A： ISE B： ModelSim C： Quartus II D：Synplify

8．下列标识符中，（）是不合法的标识符。

A： State0 B： 9moon C： Not_Ack_0 D： signal@

9．关于 Verilog HDL 中的数字，请找出以下数字中最大的一个：（）。

A： 8´ b1111_1110 B： 3´ o276 C： 3´ d170 D： 2´ h3E

10．大规模可编程器件主要有 FPGA、CPLD 两类，下列对 CPLD 结构与工作原理的描述中，正

确的是（）。

A：CPLD 是基于查找表结构的可编程逻辑器件；

B：CPLD 即是现场可编程逻辑器件的英文简称；

C：早期的 CPLD 是从 GAL 的结构扩展而来；

D：在 Xilinx 公司生产的器件中，XC9500 系列属 CPLD 结构；

11． IP 核在 EDA 技术和开发中具有十分重要的地位；提供用 VHDL 等硬件描述语言描述的功

能块，但不涉及实现该功能块的具体电路的 IP 核为（）。

A ：瘦 IP B：固 IP C：胖 IP D：都不是

12．不完整的 IF 语句，其综合结果可实现（）。

A：时序逻辑电路 B：组合逻辑电路 C：双向电路 D：三态控制电路

13． CPLD 的可编程是主要基于什么结构（）。

A ：查找表（LUT） C： PAL 可编程 B： ROM 可编程 D：与或阵列可编程

14． IP 核在 EDA 技术和开发中具有十分重要的地位，以 HDL 方式提供的 IP 被称为：（）

A：硬 I PB：固 IP C：软 IP D：都不是；

15．设 a = 4´ b1010，b=4´ b0001， c= 4´ b1xz0 则下列式子的值为 1 的是（）

A：a > b B：a <= c C：13 - a < b d：13 – (a>b)

16．设 a=2 ，b=0，则下列式子中等于 X 的是（）。

A： a && b B： a || b C： !a D： x && a

17． FPGA 可编程逻辑基于的可编程结构基于（）。

A： LUT 结构 B：乘积项结构 C：PLD D：都不对

18． CPLD 可编程逻辑基于的可编程结构基于（）。

A： LUT 结构 B：乘积项结构 C： PLD D：都不对

19．下列运算符优先级最高的是（）。

A：！ B： + C ：& D：{}

20．设 a = 1´ b1，b = 3´ b101，c = 4´ b1010 则 X= {a，b，c}的值的等于（）

A： 7´ b1101100 B：8´ b 10101011 C： 8´ b 11010101 D：8´ b11011010

21．将设计的系统按照 EDA 开发软件要求的某种形式表示出来，并送入计算机的过程，称为

（）。

A：设计的输入 B：设计的输出 C：仿真 D：综合

22．一般把 EDA 技术的发展分为（）个阶段。

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A：2 B： 3 C：4 D：5

23．设计输入完成之后，应立即对文件进行（）。

A：编译 B：编辑 C：功能仿真 D：时序仿真

24． VHDL 是在（）年正式推出的。

A：1983 B：1985 C：1987 D：1989

25． Verilog HDL 是在（）年正式推出的。

A：1983 B：1985 C：1987 D：1989

26．基于硬件描述语言的数字系统设计目前最常用的设计方法称为（）设计法。

A：自底向上 B：自顶向下 C：积木式 D：顶层

27．在 EDA 工具中，能将硬件描述语言转化为硬件电路的重要工具软件为（）。

A：仿真器 B：综合器 C：适配器 D：下载器

28．在 EDA 工具中，能完成在目标系统器件上布局布线的软件称为（）。

A：仿真器 B：综合器 C：适配器 D：下载器

29．逻辑器件（）属于非用户定制电路。

A：逻辑门 B： PROM C：PLA D：GAL

30．可编程逻辑器件 PLD 属于（）电路。

A：半用户定制 B：全用户定制 C：自动生成 D：非用户定制

31．不属于 PLD 基本结构部分的是（）。

A：与门阵列 B：输入缓存 C：与非门阵列Ｄ：或门阵列

32．任 Verilog HDL 的标识符使用字母的规则是（）。

A：大小写相同 B：大小写不同 C：只允许大写 D：只允许小写

33．操作符是 Verilog HDL 预定义的函数命名，操作符是由（）字符组成的。

A：1 B：2 C：3 D：1～3

34．在 Verilog HDL 模块中，task 语句类似高级语言中的（）。

A：函数 B：常数 C：变量 D：子程序

35．在 Verilog HDL 模块中，函数调用时返回一个用于（）的值。

A：表达式 B：输出 C：输入 D：程序包

36． Verilog HDL 中的 always 语句中的语句是（）语句。

A：串行 B：顺序 C：并行 D：顺序或并行

37．嵌套的 if 语句，其综合结果可实现（）。

A：条件相与的逻辑 B：条件相或的逻辑 C：条件相异或的逻辑 D：三态控制电路

38．嵌套的使用 if 语句，其综合结果可实现（）。

A：带优先级且条件相与的逻辑电路 B：双向控制电路

C：三态控制电路 D：条件相异或的逻辑电路

39．下列哪个 FPGA/CPLD 设计流程是正确的（）。

A：原理图/HDL 文本输入->功能仿真->综合->适配->编程下载->硬件测试

B：原理图/HDL 文本输入->适配->综合->功能仿真->编程下载->硬件测试

C：原理图/HDL 文本输入->功能仿真->综合->编程下载->适配->硬件测试

D：原理图/HDL 文本输入->适配->功能仿真->综合->编程下载->硬件测试

四、简答题

1．简述 EDA 技术的发展历程？

2．什么是 EDA 技术？

3．在 EDA 技术中，什么是自顶向下的设计方法？

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4．自顶向下的设计方法有什么重要意义？

5．简要说明目前现代数字系统的发展趋势是什么？

6．简述现代数字系统设计流程。

7．简述原理图设计法设计流程。

8．简述原理图设计法设计方法的优缺点。

9．什么是综合？综合的步骤是什么？

10．什么是基于平台的设计？现有平台分为哪几个类型？

11．目前，目前数字专用集成电路的设计主要采用三种方式？各有什么特点？

12．什么是 SOC 技术含义是什么？什么是 SOPC?

13．SOPC 技术含义是什么？SOPC 技术和 SOC 技术的区别是什么？

14．SOPC 技术是指什么？SOPC 的技术优势是什么？

15．简要说明一下功能仿真和时序仿真的异同。设计过程中如果只做功能仿真，不做时序仿

真，设计的正确性是否能得到保证？

16．综合完成的主要工作是什么？实现（Implement）完成的主要工作是什么？

17．主要的 HDL 语言是哪两种？Verilog HDL 语言的特点是什么？

18．简述阻塞赋值与非阻塞赋值的不同。

19．简述过程赋值和连续赋值的区别。

20．什么叫做 IP 核?IP 在设计中的作用是什么?

21．什么是 IP 软核，它的特点是什么？

22．根据有效形式将 IP 分为哪几类？根据功能方面的划分分为哪两类？

23．比较基于查找表的 FPGA 和 CPLD 系统结构和性能上有何不同?

24．什么是数据流级建模？什么是行为级建模？

25．timescale 指令的作用是什么。

26．采用 HDL 完成设计后，必须应用测试程序（testbench）对设计的正确性进行验证。测

27．什么是 FPGA，CPLD？他们分别是基于什么结构的可编程逻辑结构？

28．CPLD 是基于什么结构的可编程逻辑器件？其基本结构由哪几部分组成。

29．FPGA 是于什么结构的可编程逻辑器件？其基本结构由哪几部分组成。

30．PLD 器件按照编程方式不同，可以分为哪几类？

31．解释编程与配置这两个概念。

32．说明 FPGA 配置有哪些模式，主动配置和从动配置的主要区别是什么？

33．为什么在 FPGA 构成的数字系统中要配备一个 PROM 或 E2PROM？

五、程序补充完整

1．下面程序是一个 3-8 译码器的 VerilogHDL 描述，试补充完整。

空（1） decoder_38(out,in)

output[7：0] out;

input[2：0] in;

reg[7：0] out

空（2）@(in)

begin

空（3）(in)

3´ d0：out=8´ b11111110;

3´ d1：out=8´ b11111101；

3´ d2：out=8´ b11111011;

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