十进制可逆加减计数器.docx
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2022-10-18
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时序电路逻辑设计
实验人：周铮 班级：中法 1202 班 学号：U201215676
一 实验目的
1.掌握用 SSI 实现简单组合逻辑电路的方法。
2.掌握简单数字电路的安装与测试技术。
3.熟悉使用 Verilog HDL 描述组合逻辑电路的方法，以及 EDA 仿真技术。
二 实验器件
计算机，可编程实验板
三 实验内容
十进制加减可逆计数器设计
功能要求：
拨码开关键 SW1 为自动可逆加减功能键，当 SW1 为 HIGH 时，计数器实现自动可逆模
十加减计数功能，即4 个七段数码管上几乎同步显示0—1—2—3—4—…9—8—7—…0—1…
的模十自动可逆加减计数结果；当 SW1 为 LOW 时，计数器按拨码开关键 SW0 的选择分别
执行加减计数功能。即当 SW0 为 HIGH 时，计数器实现模十加计数功能，即 4 个七段数码管
上几乎同步显示 0—1—2—3—4—…9——0—1…的模十加计数结果；当 SW0 为 LOW 时，
计数器实现模十减计数功能，即 4 个七段数码管上几乎同步显示 9—8—7—…—1—0—…9
—8—7…的模十减计数结果。
四 实验设计
1.原理设计
脉冲发生电路采用 555 定时器组成的多谐振荡器振荡产生周期为 1s 的矩形脉冲，从而
为计数器提供触发信号。其中，可以通过R1，R2，C 来控制充放电的时间。
加/减计数控制电路主要由 74LS138 构成。74LS138 芯片是常用的 3-8 线译码器，常用在
单 片 机 和 数 字 电 路 的 译 码 电 路 中 ， 74LS138 的 引 脚 排 列 及
真值表如图
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