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89-FPGA看门狗设计.7z
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FPGA
VerilogHDL
Vivado
看门狗设计
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FPGA看门狗设计，Vivado仿真工程
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看门狗电路实际上是一个监视定时器，它的定时时间是固定不变的，一旦定时时间到，电路就产生复位信号或中断信号。当程序正常运行时，在小于定时时间间隔内，单片机输出一信号刷新定时器，定时器处于不断的重新定时过程，因此看门狗电路就不会产生复位信号或中断信号，反之，当程序因出现干扰而“跑飞”时，单片机不能刷新定时器，产生复位信号或产生中断信号使单片机复位或中断，在中断程序中使其返回到起始程序，恢复正常。
一种FPGA实现看门狗电路功能的设计
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1、引言在通信及数字系统中,单片机以及DSP等电路如果出现设计缺陷,或者受到意外干扰,将会导致系统不能正常运行,死机现象时有发生,给整体电路造成较大的危害,当出现这种情况时,及时对系统进行复位就显得十分必要。本文应用FPGA设计实现一种快速响应的看门狗电路,可以对单片机、DSP、微处理器等电路提供快速响应监控。在该电路中,整体设计使用了FPGA器件,使得电路的整体性能和速度得到了极大的提高。2、快
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实用的看门狗电路设计
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介绍了利用软件和硬件实现看门狗电路的基本方法,给出了一种新型硬件看门狗电路,并详细介绍了该电路的工作原理。实验表明:该电路原理简单,运行可靠,成本低廉,可以与软件相互协调使用,具有很强的抗干扰能力。
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