FPGA EP4CE10实现MT9V034摄像头拍摄，RGB-LCD显示（Verilog HDL实现）.zip

+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Legal Partition Candidates ; +-----------------------------------------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; Hierarchy ; Input ; Constant Input ; Unused Input ; Floating Input ; Output ; Constant Output ; Unused Output ; Floating Output ; Bidir ; Constant Bidir ; Unused Bidir ; Input only Bidir ; Output only Bidir ; +-----------------------------------------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; u_lcd_rgb_top|u_lcd_driver ; 34 ; 4 ; 0 ; 4 ; 67 ; 4 ; 4 ; 4 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_lcd_rgb_top|u_lcd_display ; 78 ; 2 ; 18 ; 2 ; 17 ; 2 ; 2 ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_lcd_rgb_top|u_clk_div ; 18 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_lcd_rgb_top|u_rd_id ; 18 ; 0 ; 13 ; 0 ; 16 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_lcd_rgb_top ; 19 ; 1 ; 0 ; 1 ; 47 ; 1 ; 1 ; 1 ; 16 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_controller|u_sdram_data ; 32 ; 0 ; 10 ; 0 ; 16 ; 0 ; 0 ; 0 ; 16 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_controller|u_sdram_cmd ; 90 ; 0 ; 0 ; 0 ; 20 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_controller|u_sdram_ctrl ; 24 ; 0 ; 0 ; 0 ; 23 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_controller ; 88 ; 0 ; 0 ; 0 ; 39 ; 0 ; 0 ; 0 ; 16 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|wrfull_eq_comp_msb_mux ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|wrfull_eq_comp_lsb_mux ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|rdemp_eq_comp_msb_mux ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|rdemp_eq_comp_lsb_mux ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|wrfull_eq_comp_msb ; 10 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|wrfull_eq_comp_lsb ; 12 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|wrfull_eq_comp1_msb ; 10 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|wrfull_eq_comp1_lsb ; 12 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|rdempty_eq_comp_msb ; 10 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|rdempty_eq_comp_lsb ; 12 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|rdempty_eq_comp1_msb ; 10 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|rdempty_eq_comp1_lsb ; 12 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram_top|u_sdram_fifo_ctrl|u_rdfifo|dcfifo_component|auto_generated|ws_dgrp|dffpipe4 ; 13 ; 0 ; 0 ; 0 ; 11 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; u_sdram