Cortex-M3Programmingmanual资源-CSDN文库

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### Cortex-M3编程手册知识点概览 #### 一、关于文档本编程手册旨在为应用程序和系统级软件开发者提供详尽的信息。它深入地描述了STM32F10xxx/20xxx/21xxx/L1xxxx Cortex™-M3处理器的编程模型、指令集及核心外设。以下是对该手册部分关键章节的总结和解析。 #### 二、Cortex-M3处理器概述 Cortex-M3是一种高性能32位处理器，专为微控制器市场设计。该处理器提供了诸多优势： 1. **出色的处理性能与快速中断处理**：Cortex-M3拥有卓越的核心性能，并支持高效的中断处理机制，这使得其在实时应用中表现出色。 2. **增强的系统调试能力**：包括广泛的断点和跟踪功能，帮助开发者轻松调试代码。 3. **高效的核心、系统和内存管理**：通过优化的设计来提高整体性能。 4. **超低功耗**：集成睡眠模式，极大降低了功耗。 5. **平台安全性**：提供安全特性以保护系统免受攻击。 #### 三、Cortex-M3处理器的程序员模型这部分详细介绍了Cortex-M3处理器的编程视图，包括但不限于： 1. **处理器模式和特权级别**：Cortex-M3支持两种模式：Thread模式和Handler模式；以及两种特权级别：用户级和系统级。这些模式和级别的设定对程序执行有重要影响。 2. **堆栈**：Cortex-M3支持多种类型的堆栈，如过程调用堆栈和异常堆栈，用于存储函数调用时的局部变量和返回地址等信息。 3. **寄存器组**：包括通用寄存器、状态寄存器和控制寄存器等，这些寄存器对于实现高效程序至关重要。 4. **异常和中断**：详细阐述了Cortex-M3如何处理异常和中断请求，包括中断优先级和向量表的配置。 5. **数据类型**：定义了Cortex-M3支持的数据类型及其大小和布局。 6. **Cortex微控制器软件接口标准（CMSIS）**：这是一种标准化的软件接口，用于简化Cortex-M系列处理器的软件开发流程。 #### 四、内存模型内存模型是理解Cortex-M3如何管理内存的关键部分，包括： 1. **内存区域、类型和属性**：解释了不同类型的内存区域（如代码、数据和堆栈），并详细说明了它们的属性（如读写权限）。 2. **内存访问排序**：介绍处理器如何确保内存访问操作的正确性。 3. **内存访问行为**：讨论了不同的内存访问方式（如加载、存储）以及它们的行为特征。 4. **软件内存访问排序**：解释了在编写软件时如何保证内存访问的一致性和顺序。 5. **位带**：一种特殊的内存映射技术，用于高效地访问和修改内存中的单个位。 6. **内存字节序**：定义了Cortex-M3如何处理大端和小端数据格式。 7. **同步原语**：介绍了用于同步多线程或中断服务例程之间通信的机制，如锁和信号量。 8. **同步原语编程提示**：给出了一些实用的编程技巧，帮助开发者更有效地使用同步机制。 #### 五、异常模型异常模型描述了Cortex-M3如何管理和响应各种异常情况： 1. **异常状态**：定义了处理器在发生异常时的状态变化。 2. **异常类型**：列举了所有可能发生的异常类型，包括硬件故障、软件中断等。 3. **异常处理程序**：解释了如何编写和调用异常处理程序。 4. **向量表**：介绍了异常向量表的作用和结构，以及如何配置它以支持不同的异常类型。 5. **异常优先级**：定义了不同异常类型的优先级，以便于处理器能够按优先级顺序处理多个同时发生的异常。 6. **中断优先级分组**：允许开发者根据需要调整中断优先级，以优化系统的响应时间。 7. **异常入口和返回**：详细描述了当异常发生时处理器进入异常处理程序的过程，以及异常处理完成后返回正常运行的方式。 #### 六、故障处理故障处理部分涵盖了： 1. **故障类型**：列举了Cortex-M3可能遇到的各种故障情况，包括但不限于总线错误、内存访问故障等。 2. **故障处理流程**：介绍了如何检测、报告和恢复这些故障。通过以上概述，我们可以看出，《Cortex-M3编程手册》不仅提供了关于STM32F10xxx/20xxx/21xxx/L1xxxx Cortex™-M3处理器编程的全面指南，还详细介绍了该处理器的技术细节和使用方法，是学习和开发基于Cortex-M3处理器产品的必备参考资料。

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March 2011 Doc ID 15491 Rev 4 1/155

PM0056

Programming manual

STM32F10xxx/20xxx/21xxx/L1xxxx

Cortex-M3 programming manual

This programming manual provides information for application and system-level software

developers. It gives a full description of the STM32F10xxx/20xxx/21xxx/L1xxxx Cortex™-

M3 processor programming model, instruction set and core peripherals.

The STM32F10xxx/20xxx/21xxx/L1xxxx Cortex

™

-M3 processor is a high performance 32-bit

processor designed for the microcontroller market. It offers significant benefits to

developers, including:

● Outstanding processing performance combined with fast interrupt handling

● Enhanced system debug with extensive breakpoint and trace capabilities

● Efficient processor core, system and memories

● Ultra-low power consumption with integrated sleep modes

● Platform security

www.st.com

Contents PM0056

2/155 Doc ID 15491 Rev 4

Contents

1 About this document . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

1.1 Typographical conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

1.2 List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

1.3 About the STM32 Cortex-M3 processor and core peripherals . . . . . . . . . 10

1.3.1 System level interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

1.3.2 Integrated configurable debug . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

1.3.3 Cortex-M3 processor features and benefits summary . . . . . . . . . . . . . . 12

1.3.4 Cortex-M3 core peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

2 The Cortex-M3 processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

2.1 Programmers model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

2.1.1 Processor mode and privilege levels for software execution . . . . . . . . . 14

2.1.2 Stacks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

2.1.3 Core registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

2.1.4 Exceptions and interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

2.1.5 Data types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

2.1.6 The Cortex microcontroller software interface standard (CMSIS) . . . . . 24

2.2 Memory model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

2.2.1 Memory regions, types and attributes . . . . . . . . . . . . . . . . . . . . . . . . . . 26

2.2.2 Memory system ordering of memory accesses . . . . . . . . . . . . . . . . . . . 27

2.2.3 Behavior of memory accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

2.2.4 Software ordering of memory accesses . . . . . . . . . . . . . . . . . . . . . . . . 28

2.2.5 Bit-banding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

2.2.6 Memory endianness . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

2.2.7 Synchronization primitives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

2.2.8 Programming hints for the synchronization primitives . . . . . . . . . . . . . . 33

2.3 Exception model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

2.3.1 Exception states . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

2.3.2 Exception types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

2.3.3 Exception handlers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

2.3.4 Vector table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

2.3.5 Exception priorities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

2.3.6 Interrupt priority grouping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

2.3.7 Exception entry and return . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

PM0056 Contents

Doc ID 15491 Rev 4 3/155

2.4 Fault handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

2.4.1 Fault types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

2.4.2 Fault escalation and hard faults . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

2.4.3 Fault status registers and fault address registers . . . . . . . . . . . . . . . . . 43

2.4.4 Lockup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

2.5 Power management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

2.5.1 Entering sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

2.5.2 Wakeup from sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

2.5.3 The external event input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

2.5.4 Power management programming hints . . . . . . . . . . . . . . . . . . . . . . . . 45

3 The Cortex-M3 instruction set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

3.1 Instruction set summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

3.2 Intrinsic functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

3.3 About the instruction descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

3.3.1 Operands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

3.3.2 Restrictions when using PC or SP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

3.3.3 Flexible second operand . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

3.3.4 Shift operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

3.3.5 Address alignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

3.3.6 PC-relative expressions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

3.3.7 Conditional execution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

3.3.8 Instruction width selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

3.4 Memory access instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

3.4.1 ADR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

3.4.2 LDR and STR, immediate offset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

3.4.3 LDR and STR, register offset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

3.4.4 LDR and STR, unprivileged . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

3.4.5 LDR, PC-relative . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

3.4.6 LDM and STM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

3.4.7 PUSH and POP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

3.4.8 LDREX and STREX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

3.4.9 CLREX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

3.5 General data processing instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

3.5.1 ADD, ADC, SUB, SBC, and RSB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

3.5.2 AND, ORR, EOR, BIC, and ORN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

Contents PM0056

4/155 Doc ID 15491 Rev 4

3.5.3 ASR, LSL, LSR, ROR, and RRX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

3.5.4 CLZ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

3.5.5 CMP and CMN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

3.5.6 MOV and MVN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

3.5.7 MOVT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

3.5.8 REV, REV16, REVSH, and RBIT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

3.5.9 TST and TEQ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

3.6 Multiply and divide instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

3.6.1 MUL, MLA, and MLS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

3.6.2 UMULL, UMLAL, SMULL, and SMLAL . . . . . . . . . . . . . . . . . . . . . . . . . 86

3.6.3 SDIV and UDIV . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

3.7 Saturating instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

3.7.1 SSAT and USAT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

3.8 Bitfield instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

3.8.1 BFC and BFI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

3.8.2 SBFX and UBFX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

3.8.3 SXT and UXT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

3.8.4 Branch and control instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

3.8.5 B, BL, BX, and BLX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

3.8.6 CBZ and CBNZ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

3.8.7 IT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

3.8.8 TBB and TBH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

3.9 Miscellaneous instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

3.9.1 BKPT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

3.9.2 CPS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

3.9.3 DMB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

3.9.4 DSB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

3.9.5 ISB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

3.9.6 MRS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

3.9.7 MSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

3.9.8 NOP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

3.9.9 SEV . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

3.9.10 SVC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

3.9.11 WFE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

3.9.12 WFI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

4 Core peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

PM0056 Contents

Doc ID 15491 Rev 4 5/155

4.1 About the STM32 core peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

4.2 Memory protection unit (MPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

4.2.1 MPU access permission attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

4.2.2 MPU mismatch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

4.2.3 Updating an MPU region . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

4.2.4 MPU design hints and tips . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

4.2.5 MPU type register (MPU_TYPER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

4.2.6 MPU control register (MPU_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

4.2.7 MPU region number register (MPU_RNR) . . . . . . . . . . . . . . . . . . . . . 114

4.2.8 MPU region base address register (MPU_RBAR) . . . . . . . . . . . . . . . . 115

4.2.9 MPU region attribute and size register (MPU_RASR) . . . . . . . . . . . . . 117

4.3 Nested vectored interrupt controller (NVIC) . . . . . . . . . . . . . . . . . . . . . . 119

4.3.1 The CMSIS mapping of the Cortex-M3 NVIC registers . . . . . . . . . . . . 120

4.3.2 Interrupt set-enable registers (NVIC_ISERx) . . . . . . . . . . . . . . . . . . . . 121

4.3.3 Interrupt clear-enable registers (NVIC_ICERx) . . . . . . . . . . . . . . . . . . 122

4.3.4 Interrupt set-pending registers (NVIC_ISPRx) . . . . . . . . . . . . . . . . . . . 123

4.3.5 Interrupt clear-pending registers (NVIC_ICPRx) . . . . . . . . . . . . . . . . . 124

4.3.6 Interrupt active bit registers (NVIC_IABRx) . . . . . . . . . . . . . . . . . . . . . 125

4.3.7 Interrupt priority registers (NVIC_IPRx) . . . . . . . . . . . . . . . . . . . . . . . . 126

4.3.8 Software trigger interrupt register (NVIC_STIR) . . . . . . . . . . . . . . . . . 127

4.3.9 Level-sensitive and pulse interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

4.3.10 NVIC design hints and tips . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

4.3.11 NVIC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

4.4 System control block (SCB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

4.4.1 Auxiliary control register (SCB_ACTLR) . . . . . . . . . . . . . . . . . . . . . . . 130

4.4.2 CPUID base register (SCB_CPUID) . . . . . . . . . . . . . . . . . . . . . . . . . . 131

4.4.3 Interrupt control and state register (SCB_ICSR) . . . . . . . . . . . . . . . . . 132

4.4.4 Vector table offset register (SCB_VTOR) . . . . . . . . . . . . . . . . . . . . . . . 134

4.4.5 Application interrupt and reset control register (SCB_AIRCR) . . . . . . 135

4.4.6 System control register (SCB_SCR) . . . . . . . . . . . . . . . . . . . . . . . . . . 136

4.4.7 Configuration and control register (SCB_CCR) . . . . . . . . . . . . . . . . . . 137

4.4.8 System handler priority registers (SHPRx) . . . . . . . . . . . . . . . . . . . . . 138

4.4.9 System handler control and state register (SCB_SHCSR) . . . . . . . . . 140

4.4.10 Configurable fault status register (SCB_CFSR) . . . . . . . . . . . . . . . . . . 142

4.4.11 Hard fault status register (SCB_HFSR) . . . . . . . . . . . . . . . . . . . . . . . . 145

4.4.12 Memory management fault address register (SCB_MMFAR) . . . . . . . 147

4.4.13 Bus fault address register (SCB_BFAR) . . . . . . . . . . . . . . . . . . . . . . . 147

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