31116 Rev 3.00 - September 07, 2007 AMD Family 10h Processor BKDG
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Cover page
BIOS and Kernel
Developer’s Guide
(BKDG)
For AMD Family 10h
Processors
Advanced Micro Devices
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Trademarks
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Table of Contents
1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
1.1 Intended Audience. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
1.2 Reference Documents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
1.3 Conventions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
1.3.1 Numbering. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
1.3.2 Arithmetic And Logical Operators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
1.4 Definitions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
1.5 Changes Between Revisions and Product Variations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
1.5.1 Major Changes For Revision A Relative to Family 0Fh Processors. . . . . . . . . . . . . . . . . . . 18
1.5.2 Supported Feature Variations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
2.1 Processor Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
2.2 System Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
2.3 Processor Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
2.3.1 BSP initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
2.3.2 AP initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
2.3.3 Cache Initialization For General Storage During Boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
2.3.3.1 Generalized Usage Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
2.3.4 Multiprocessing Capability Detection. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
2.3.5 BIOS Requirements For 64-Bit Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
2.4 Power Management. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
2.4.1 Processor Power Planes And Voltage Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
2.4.1.1 VID Pins And Interface Selection. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
2.4.1.2 Internal VID Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26
2.4.1.3 MinVid and MaxVid Check . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
2.4.1.4 PSI_L . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
2.4.1.5 Alternative Voltage (Altvid) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
2.4.1.6 VID Encodings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
2.4.1.6.1 Boot VID Encodings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
2.4.1.6.2 Parallel VID Interface (PVI) Encodings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.4.1.6.3 Serial VID (SVI) Encodings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.4.1.7 BIOS Requirements for Power Plane Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
2.4.1.8 Hardware-Initiated Voltage Transitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
2.4.1.9 Software-Initiated Voltage Transitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
2.4.1.9.1 Software-Initiated NB Voltage Transitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
2.4.1.9.2 Software-Initiated CPU Voltage Transitions . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
2.4.1.10 SVI Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
2.4.2 P-states. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
2.4.2.1 Core P-states . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
2.4.2.1.1 Core P-state Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
2.4.2.2 P-state Limits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
2.4.2.3 P-state Bandwidth Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
2.4.2.4 P-state Transition Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
2.4.2.5 BIOS Requirements for P-State Initialization and Transitions . . . . . . . . . . . . . . . . . . . 34
2.4.2.6 BIOS Northbridge COF and VID Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
2.4.2.6.1 BIOS NB COF and VID Configuration for Single-Plane PVI Systems . . . . . . 35
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2.4.2.6.2 BIOS NB COF and VID Configuration for Dual-Plane PVI Systems . . . . . . . . 36
2.4.2.7 Processor-Systemboard Power Delivery Compatibility Check . . . . . . . . . . . . . . . . . . 36
2.4.2.8 Mixed-Frequency and Power P-State Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . 38
2.4.2.8.1 Mixed Power P-State Configuration Sequence . . . . . . . . . . . . . . . . . . . . . . . . . 38
2.4.2.8.2 Mixed Frequency and Power P-State Configuration Rules . . . . . . . . . . . . . . . . 38
2.4.2.8.3 Mixed Frequency and Power P-State Configuration Sequence . . . . . . . . . . . . . 39
2.4.2.9 ACPI Processor P-State Objects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
2.4.2.9.1 _PCT (Performance Control) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
2.4.2.9.2 _PSS (Performance Supported States) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
2.4.2.9.3 _PPC (Performance Present Capabilities) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
2.4.2.9.4 _PSD (P-State Dependency) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
2.4.2.9.5 Fixed ACPI Description Table (FADT) Entries . . . . . . . . . . . . . . . . . . . . . . . . . 45
2.4.2.10 XPSS (Microsoft® Extended PSS) Object . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
2.4.2.11 BIOS COF and VID Requirements After Warm Reset . . . . . . . . . . . . . . . . . . . . . . . . 46
2.4.2.11.1 CPU Core Maximum P-State Transition Sequence After Warm Reset . . . . . . . 46
2.4.2.11.2 CPU Core Minimum P-State Transition Sequence After Warm Reset . . . . . . . 46
2.4.2.11.3 NB COF and VID Transition Sequence After Warm Reset . . . . . . . . . . . . . . . . 46
2.4.3 C-states . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
2.4.3.1 C1 Enhanced State (C1E) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
2.4.3.1.1 SMI Initiated C1E . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
2.4.3.1.2 BIOS Requirements to Initialize SMI Initiated C1E . . . . . . . . . . . . . . . . . . . . . 47
2.4.3.1.2.1 SMM Handler Requirements for C1E . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
2.4.4 ACPI Suspend to RAM State (S3). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
2.5 Processor State Transition Sequences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
2.5.1 ACPI Power State Transitions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
2.6 The Northbridge (NB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
2.6.1 Northbridge (NB) Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
2.6.2 The GART . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
2.6.3 DMA Exclusion Vectors (DEV) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
2.6.4 Northbridge Routing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
2.6.4.1 Address Space Routing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
2.6.4.1.1 DRAM and MMIO Memory Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
2.6.4.1.2 IO Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
2.6.4.1.3 Configuration Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
2.6.4.2 HyperTransport™ Technology Routing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
2.6.4.2.1 Routing Table Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
2.6.4.2.2 BIOS Requirements for Systems with Mixed Processor Families . . . . . . . . . . . 53
2.6.4.2.3 Link Traffic Distribution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
2.6.4.2.4
F0x[5C:40]Display Refresh And IFCM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
2.6.5 The Level 3 Cache (L3). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
2.6.6 Memory Scrubbers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
2.6.7 Physical Address Space. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
2.6.8 System Address Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
2.7 Links . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
2.7.1 Link Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
2.7.1.1 Ganging And Unganging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
2.7.1.2 Ganging Detection And Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
2.7.1.3 Link Type Detect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
2.7.1.4 Legal Topologies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
2.7.2 Termination and Compensation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
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2.7.3 Equalization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
2.7.4 Link Bandwidth Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
2.7.5 Link Retry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
2.7.6 Link LDTSTOP_L Disconnect-Reconnect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
2.7.7 LDTSTOP Requirements. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
2.7.8 Response Ordering. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
2.7.9 Link Testing, BIST, and ILM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
2.7.10 Miscellaneous Behaviors and Requirements. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
2.8 DRAM Controllers (DCTs). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
2.8.1 DCT Configuration Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
2.8.2 Support For Multiple Unbuffered Logical DIMMs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
2.8.3 Burst Length . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
2.8.4 Ganged or Unganged Mode Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
2.8.5 Routing DRAM Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
2.8.6 DRAM Data Burst Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
2.8.7 DCT/DRAM Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
2.8.7.1 Phy and Controller Mode Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
2.8.7.2 Phy compensation initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
2.8.7.3 SPD ROM-Based Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
2.8.7.4 Non-SPD ROM-Based Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
2.8.7.4.1 Trdrd (Read to Read Timing) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
2.8.7.4.2 Twrwr (Write to Write Timing) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
2.8.7.4.3 Twrrd (Write to Read DIMM Termination Turn-around) . . . . . . . . . . . . . . . . . 68
2.8.7.4.4 TrwtTO (Read-to-Write Turnaround for Data, DQS Contention) . . . . . . . . . . . 70
2.8.7.4.5 TrwtWB (Read-to-Write Turnaround for Opportunistic Write Bursting) . . . . . 71
2.8.7.4.6 FourActWindow (Four Bank Activate Window or tFAW) . . . . . . . . . . . . . . . . 72
2.8.7.4.7 DRAM ODT Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
2.8.7.4.8 DRAM Address Timing and Output Driver Compensation Control . . . . . . . . . 74
2.8.7.5 DRAM Device Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
2.8.7.5.1 Software DDR2 Device Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
2.8.7.5.2 Software DDR3 Device Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
2.8.7.5.2.1 Software Control Word Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
2.8.7.6 Phy Fence programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
2.8.7.7 DRAM Channel Frequency Change . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
2.8.7.8 DRAM Training . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .85
2.8.7.8.1 DDR3 Training . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
2.8.7.8.1.1 Phy Assisted Write Levelization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
2.8.7.8.1.2 BIOS Based Write Levelization Training . . . . . . . . . . . . . . . . . . . . . . . . . 88
2.8.7.8.2 DDR2 DRAM Training . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
2.8.7.8.2.1 Phy Assisted DQS Receiver Enable Training . . . . . . . . . . . . . . . . . . . . . . 90
2.8.7.8.2.2 BIOS Based DQS Receiver Enable Training . . . . . . . . . . . . . . . . . . . . . . 93
2.8.7.8.2.3 DQS Position Training . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
2.8.7.8.3 ECC Byte Lane Training . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
2.8.7.8.4 Calculating MaxRdLatency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
2.8.7.8.4.1 MaxRdLatency Training . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
2.8.7.8.5 Continuous Pattern Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
2.8.8 Memory Interleaving Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
2.8.8.1 Chip Select Interleaving . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
2.8.8.2 Node Interleaving . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
2.8.9 Memory Hoisting. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
