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基于VHDL的复杂可编程逻辑器件(FPGA/CPLD)应用技术--word版
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2010-07-17
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这个word版本是我整理学习的,在此分享给大家,希望有所帮助。基于VHDL的复杂可编程逻辑器件(CPLD)应用技术--word版. 非常不错的学习VHDL的极好的版本。
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《基于 VHDL 的复杂可编程逻辑器件(CPLD)应用技
术》
绪论
参考教材
1.《CPLD 系统设计技术入门与应用》
黄正谨 等编著 电子工业出版社
2.《集成电路设计 VHDL 教程》
赵俊超等编写 北京希望电子出版社
……
实验装置
CPLD/FPGA/ASIC 诞生与发展概述
一.常见英文缩写解释(按字母顺序排列):
ASIC: Application Specific Integrated Circuit. 专用 IC
CPLD: Complex Programmable Logic Device. 复杂可编程逻辑器件
EDA: Electronic Design Automation. 电子设计自动化
FPGA: Field Programmable Gate Array. 现场可编程门阵列
GAL: Generic Array Logic. 通用阵列逻辑
HDL: Hardware Description Language. 硬件描述语言
IP: Intelligent Property. 智能模块
PAL: Programmable Array Logic. 可编程阵列逻辑
RTL: Register Transfer Level. 寄存器传输级(描述)
SOC: System On a Chip. 片上系统
SLIC: System Level IC. 系统级 IC
VHDL: Very high speed integrated circuit Hardware Description Language.
超高速集成电路硬件描述语言
二.硬件描述语言的诞生与发展:
1.硬件描述语言的起源:
人们 为了把复杂的电子电路用文字文件方式描述并保存下来,方便他人了
解电路内容,就诞生了最初的硬件描述语言。经过多种硬件描述语言诞生与淘
汰的演变,当前国内外普遍使用的主流硬件描述语言只有两种:VHDL 和
Verilog HDL。还有 ABEL 和 AHDL 等。
2.VHDL :
以 ADA 语言为基础,由美国国防高级研究计划局(DARPA)开发。1985 年完
成第一版,1987 年成为 IEEE 标准(IEEE1076),1993 年增修为 IEEE1164 标准并
使用至今。1996 年又加入电路合成标准程序和规格,成为 IEEE1076.3 标准。美
国国防部规定其为官方 ASIC 设计语言。
1995 年,中国国家技术监督局出版的《CAD 通用技术规范》中,推荐 VHDL
为我国硬件描述语言的国家标准。
3.Verilog HDL:
以 C 语言为基础,由 GDA(Gateway Design Automation)公司的 Phil Moorby 创
建于 1983 年。1989 年 CADENCE 公司收购了 GDA 公司,拥有了 Verilog HDL
的独家专利。于 1990 年正式发表了 Verilog HDL,并成立 OVI(Open Verilog
International)组织推进其发展。1995 年 CADENCE 公司放弃了 Verilog HDL 专利,
使之成为 IEEE 标准(IEEE1364)。
4.关于 VHDL 与 Verilog HDL 的比较:
不存在优劣之分。相同电路用这两种硬件描述语言分别编码,长度也大体
相同。现在常用的各种仿真/综合工具均为二者通用。在日本,VHDL 用户略多
于 Verilog HDL,例如:NEC,日立,福田电子,丸文等公司通常习惯使用
VHDL;而松下,CASIO 等公司习惯使用 Verilog HDL。和习惯有关,一个公司
通常习惯于使用其中一种。
VHDL 与其他 HDL 比较
l VHDL
—“告诉我你想要电路做什么,我给你提供能实现这个功能的硬件电路”
l VerilogHDL
—和 VHDL 类似
l ABEL、AHDL
—“告诉我你想要什么样的电路,我给你提供这样的电路”
5.国内硬件描述语言书籍的常见问题:
① 往往片面夸大某一种硬件描述语言的长处。
② 书中的例子尽管都声称通过了仿真合成验证,但仍常见一些语法错误,合
成时会出现“错误”或“警告”。请大家不要过分相信教科书上的语法。
③ 脱离实际应用,仅仅介绍最基本的概念和语法规定,虽有较复杂的例子但
却少有解释,难于理解。对实际应用中至关重要的编码技巧和避免出错的注意
事项,却往往只字不提。因此,新手入门往往要走很长的弯路。
6.硬件描述语言的近期发展:
目前及今后若干年内,VHDL 和 Verilog HDL 仍将是硬件描述语言主角。因
为它们已经经过无数应用实例的验证,能够满足各类复杂的逻辑功能要求,各
种配套工具软件也非常成熟完善。至于 Spec C, System C 等新型硬件描述语言,
将来成为主流还是被淘汰出局,则与语言本身以及各种配套工具软件是否功能
更加强大,使用更加简便,更易于学习掌握,以及与人们已经习惯的语言及工
具是否有相似性和延续性等因素有关。
三.电子设计自动化(EDA)技术的发展:
上世纪 80 年代,EDA 还只能代替手工,画原理图和流程图,设计生产机
器可以读懂的印刷电路板图。到了 90 年代,出现了 Altera 公司的 Maxplus Ⅱ 等
CPLD/FPGA 工具软件,人们可以用 Maxplus Ⅱ 在 PC 机上设计由众多标准逻辑
芯片(如 74 系列等)组成的电路原理图,然后再用它直接进行波形图仿真测试,
观察验证电路在各种输入情况下的输出信号波形,及内部各点波形,并得到各
点的延时信息,和电路“正常”,“警告”,“出错”等信息。
最后,将经过 Maxplus Ⅱ 将验证无误的电路写入 CPLD/FPGA 芯片,放入电路板
中进行整机测试,如发现问题,修改原理图,波形仿真后重写 CPLD/FPGA ,
重新进行整机测试,直至完全正确为止。整机中既可以使用 CPLD/FPGA 也可
以制成 ASIC 芯片(视批量大小而定)。Maxplus Ⅱ 的出现,使电子设计自动化
(EDA)技术大大向前推进了一步。
Maxplus Ⅱ 不仅支持原理图输入,而且还支持 VHDL、 Verilog HDL、以及 AHDL
等文本输入方式,是目前应用比较广泛的可编程逻辑器件开发软件。
Quartus Ⅱ 是 ALTERA 公司推出的另一个可编程逻辑器件开发软件,它支持原理
图输入、VHDL、 Verilog HDL 和 AHDL 输入方式。
到了 90 年代后期,由于硬件描述语言的完善,尤其是相应的编译,测试,合成,
布线等电子设计自动化(EDA)工具软件的发展与完善,硬件描述语言(HDL)终于
进入了成熟实用阶段。这无疑是(数字)电路设计史上最具革命性的飞跃。自
此,人们实现了用简明易懂的高级编程语言设计复杂硬件电路的梦想。只要具
备一定的硬件专门知识,就能随心所欲地设计出功能十分强大的专用智能电路
实现了“以软代硬”。
四、VHDL 编程实例:以真值表为依据,采用数据流描述方式编写的 BCD-七
段显示译码器的 VHDL 源代码如下所示,其按总线显示方式的仿真波形如图所
示。
五、硬件描述语言(VHDL)的突出优点:
1.打破了 IC 设计者与使用者的界线,使原先的 IC 使用者在掌握了 VHDL 之后,
都变成了 IC 设计者,都能够随心所欲地设计出具备多个 CPU 功能的复杂专用
芯片。
2. VHDL 及其配套工具软件简单易学,直观明了,便于迅速掌握,也便于修改。
3.极大地缩短了专用芯片的开发周期,降低开发成本,加快了产品更新换代的
速度,提高产品的市场竞争力。
4. 大大缩小电路板面积和整机体积,提高产品可靠性,增强产品功能,实现
技术保密。
5. 可实现电路设计的模块化和积木式多级组合。各模块均可在今后被重复再
利用(调用)。
6 . 完全实现拥有整机的自主知识产权,不再在关键芯片(专用芯片)的进口
及价格方面受制于人。这一点对目前我国尤为重要。
六、可编程器件的发展:
PROM (EPROM, EEPROM) PAL/GAL 芯 片 ( 几 十 个
门/20Pin)FPGA/CPLD(八十年代中期,Xilinx 和 Altera 公司推出几十—几千
个通用 IC 规模的 FPGA 芯片。目前已发展到数千万门/3000Pin/IC 的规模)。
系统芯片 SOC (集模拟信号采集/转换/存储/处理/接口/各种 IP 电路于一体,包含
模拟/数字信号处理电路,存储器,CPU 等。)
注:IP(也称“核”core) 是指由硬件描述语言(HDL)设计,经过实践证明正确无
误的“通用”硬件功能模块。用户可以直接使用而不需进行设计/验证。
例如:SDRAM(DDR)读写控制电路;以太网数据收发电路等等。
七、HDL/ASIC/EDA 的现存问题与未来发展方向:
1.硬件描述语言(HDL) 的现存问题与未来发展方向: VHDL 或 Verilog HDL
目前尚无法用于描述模拟电路,跟不上系统芯片 SOC(集模/数于一身)的发展
要求。人们正期待一种模/数电路兼容的硬件描述语言(HDL) 诞生。
2. ASIC 的现存问题与未来发展方向:
(1) 简化工艺,降低成本:
如今,随着 ASIC 制造工艺朝着小于 0.1um 的方向快速推进(NEC 已宣称达到
了 0.1um, SONY 和东芝也在共同投入 15 亿美圆争取尽早实现 0.07um—0.1um 的
目标),ASIC 的集成度和制造成本都在直线上升。而实际应用的 ASIC 中,
78%的 ASIC 的门数不超过 100 万门,无须采用 7 级到 8 级金属工艺,3 到 4 级
足矣。
(2)缩短 ASIC 设计周期:
ASIC 设计周期一般为 1—12 个月,制造周期亦需大致相同的时间。HDL 编码
一般需 1/4—1/3 时间,其余为合成/仿真(局部/总体/实机)/后仿真的时间。随
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jm1231
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