适用于片上并行计算阵列的超精简处理器架构.pdf

【超精简处理器架构】 超精简处理器架构（Ultimate Reduced Instruction Set Computer，URISC）是一种高度优化的处理器设计，其核心理念是通过减少指令集的复杂性来提高执行效率和减少硬件资源消耗。这种架构通常包含一条或少数几条基本指令，通过指令的重复执行和组合来实现各种复杂的计算任务。 在“适用于片上并行计算阵列的超精简处理器架构”中，设计者提出了一种基于运算一跳转式单指令处理器体系的超精简处理单元。这种处理单元不仅能够执行传统的算术运算，还特别强调了对高效位运算的支持，这是传统单指令处理器难以高效处理的任务。此外，通过内部总线上的加速器，该单元还能有效执行效率较低的数据转移操作，这对于需要大量数据处理的场景，如图像处理，至关重要。 片上并行计算阵列（On-Chip Parallel Computing Array）利用大量的小型计算单元，紧密集成在同一芯片上，针对规则性强、并行度大、实时性要求高的计算任务进行加速，比如图像处理。相比于通用处理器，它具有更高的性能和能效优势。阵列中的处理单元（Processing Element，PE）设计是关键，随着工艺的进步，单个单元可以集成更多计算和存储资源，但传统的总线和路由连接网络会随着阵列规模扩大而增加面积和延迟。 文章中提出的处理单元设计采用了邻近互联和异步通信，不需要额外的连接网络即可直接组成阵列，通过锁机制实现数据同步。每个单元独立存储指令和数据，拥有完备的算术运算指令，使得计算阵列具备一定的通用性。特别是在图像处理等规则性强的算法中，阵列可以采用SIMD（Single Instruction Multiple Data）模式，所有单元执行相同指令，简化编程模型。 为了适应大规模片上阵列的实现，处理单元需要具有小面积和高性能。因此，设计者选择了基于URISC的处理单元方案，并进行了优化，以实现低面积开销和高性能。URISC架构可以根据执行的不同指令分为传输-触发架构（TTA）、位操作架构（BMM）和算术运算架构（ABT）。TTA架构中，所有运算单元映射到内存空间，通过“MOVE”指令在不同地址间移动数据来完成运算和控制。 本文提出的超精简处理器架构专为片上并行计算阵列设计，通过优化的指令集和数据处理能力，实现了高效能、低功耗的计算单元，适用于图像处理等对实时性和局部性要求高的应用。通过FPGA实现的16x16原型阵列展示了其30.7 GOPS@120MHz的性能和39.5mW的平均功耗，验证了设计的有效性。这种创新的架构对于未来片上并行计算的发展和应用具有重要的理论和实践意义。