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第三章 模拟电子技术实验
81
7、数字电路虚拟实验举例
实验 15A 集成门电路
一、实验目的
1.熟悉集成门电路 74LS00、74LS86 的逻辑功能及测试方法。
2.初步了解门电路的应用。
二、实验器材
集成与非门 7400、集成异或门 7486(在 EVAL 库中;
时钟信号源(在 SOURCE 库中)。
三、实验内容及步骤
1.测与非门的逻辑功能
(1)从器件库中调出 7400 的一个与非门,在与非门的两个输入端各加一个时钟信
号源,设置好输入输出节点名,如图 15A.1 所示。
(2)给时钟信号源设置参数:A 输入端时钟信号源 DSTM1 的参数设置为 OFFTIME
=1us(即低电平时间为 1s),ONTIME=1us(即高电平时间为 1s )。设置方法为:双
击时钟信号源,屏幕上出现参数设置框,在 OFFTIME 栏中键入 1us,在 ONTIME 栏中
键入 1us。
用同样的方法将 B 输入端时钟信号源 DSTM2 的参数设置为 OFFTIME =0.5us,
ONTIME=0.5us。
(3)选择瞬态分析。分析时间范围:0~5us,时间步长:0.01us。
(4)运行 Pspice 后,查看分析结果。在 Probe 窗口中,执行 Trace/Add Trace 命令,
依次点选择 B、A、L,即可看到输入输出波形如图 15A.1 所示。
电子电路实验与虚拟技术
82
图 15A.1 与非门及输入输出波形
2.实现其他逻辑功能
(1)实现与门:按图 15A.2 绘制电路,时钟信号源参数设置同上。重复上述分析过
程,查看分析结果如图 15A.2 所示。
图 15A.2 与非门组成的与门
(2)实现或门:按图 15A.3 绘制电路,时钟信号源参数设置同上。重复上述分析过
程,查看分析结果如图 15A.3 所示。
图 15A.3 与非门组成的或门
A
L
B 7400
1
2
3
CLK
DSTM2
CLK
DSTM1
Time
0s 1.0us 2.0us 3.0us 4.0us 5.0us
B
A
L
Time
0s 1.0us 2.0us 3.0us 4.0us 5.0us
B
A
L
A
L
B
7400
1
2
3
CLK
7400
4
5
6
CLK
Time
0s 1.0us 2.0us 3.0us 4.0us 5.0us
B
A
L
L
A
B
7400
1
2
3
7400
4
5
6
CLK
7400
9
10
8
CLK
第三章 模拟电子技术实验
83
3.用 7400 设计组合逻辑电路
用 7400 设计一个能实现真值表 15A.3 功能的组合逻辑电路。
表 15A.3 真值表
输 入 输 出
A B C L
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1
用卡诺图写出该电路的最简与非表达式为:
CBABL
用 7400 组成电路及分析结果如图 15A.4 所示。
4.测异或门的逻辑功能
(1)从器件库中调出 7486 的一个异或门,按照内容 1“测与非门的逻辑功能”的
步骤进行测试,测试结果如图 15A.5 所示。
图 15A.4 实现真值表 17A.3 功能的组合逻辑电路及波形
(2)观察异或门对脉冲的控制作用。
Time
0s 1.0us 2.0us 3.0us 4.0us 5.0us 6.0us
C
B
A
L
A
C
L
B
7400
1
2
3
CLK
7400
4
5
6
7400
9
10
8
CLK
CLK
7400
12
13
11
电子电路实验与虚拟技术
84
① 在异或门的 A 输入端加脉冲信号,将 B 输入端接高电平。高电平符号的取用方
法为:执行 Place/Groud 命令,在 SOURCE 库中取“$D-HI”符号,放置方法同放置元器
件。进行瞬态分析,察看输入输出波形如图 15A.6 所示。
图 15A.5 异或门及输入输出波形
图 15A.6 异或门对脉冲的控制作用
② 在异或门的 A 输入端加脉冲信号,将 B 输入端接低电平。低电平符号的取用方
法同上,在 SOURCE 库中取“$D-LO”符号。进行瞬态分析,察看输入输出波形。
四、实验报告
1.保存并打印出实验电路及各实验数据及波形图。
2.总结异或门对脉冲的控制作用。
五、思考题
1.TTL 和 CMOS 电路多余输入端应如何处理?
2.各门的输出端是否可以连起来用,以实现“线与”?如果想实现“线与”应用什
Time
0s 1.0us 2.0us 3.0us 4.0us 5.0us
B
A
L
A
L
B
7486
1
2
3
CLK
CLK
Time
0s 1.0us 2.0us 3.0us 4.0us 5.0us
B
A
L
HI
L
A
B
7486
1
2
3
CLK
第三章 模拟电子技术实验
85
么门电路?
实验 16A 半加器与全加器
一、实验目的
1.验证半加器、全加器的逻辑功能。
2.学习集成全加器的测试方法及使用方法。
二、实验器材
集成与非门 7400、集成异或门 7486、集成加法器 7482(在 EVAL 库中);
时钟信号源(在 SOURCE 库中)。
三、实验内容及步骤
1.异或门和与非门组成的半加器
(1)从器件库中调出 7400 的两个与非门和 7486 的一个异或门组成半加器。在半加
器两个输入端各加一个时钟信号源,设置好输入输出节点名,如图 16A.1 所示。
A
B
S
C
7400
1
2
3
CLK
DSTM1
7400
4
5
6
CLK
DSTM2
7486
1
2
3
图 16A.1 半加器电路
(2)给时钟信号源设置参数:A 输入端时钟信号源 DSTM1 的参数设置为 OFFTIME
=1ms(即低电平时间为 1ms),ONTIME=1ms(即高电平时间为 1ms )。设置方法为:
双击时钟信号源,屏幕上出现参数设置框,在 OFFTIME 栏中键入 1ms,在 ONTIME 栏
中键入 1ms。
用同样的方法将 B 输入端时钟信号源 DSTM2 的参数设置为 OFFTIME =0.5ms,
ONTIME=0.5ms 。
(3)选择瞬态分析。分析时间范围:0~5ms,时间步长:0.01ms。
(4)运行 Pspice 后,查看分析结果。在 Probe 窗口中,执行 Trace/Add Trace 命令,
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