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定时器 VHDL 设计

定时器

1、实验任务

设计要求:整体清零;可以定时最高到 99min;以秒速度递增至预定时间,以分速度递减至

零。

总体框图如下图所示:

clr 用来整体复位清零;clk 提供了秒信号,频率为 1HZ(在仿真中取 10MHZ);clky 就是用

来扫描输出的,选用频率大于 50HZ 的方波(为便于观察结果,在仿真中取 10MHZ);set 就是用

来置位的,低电平时有效,将以秒的速度,从零递增到所需定时的时间,为高电平时以分的速度

递减,实现定时,直到零,定时结束;alm 输出高电平,可启动各种电路或发出警报。时间的变化

都将在数码管上显示出来。

2、模块及模块功能

模块 AAA 见下图示。它就是核心模块,用来实现定时器的逻辑功能,计数结果用十进制

数输出。

LIBRARY ieee;

USE ieee、std_logic_1164、all;

USE ieee、std_logic_unsigned、all;

ENTITY aaa IS

定时器 VHDL 设计

PORT(clk, clr, set: in std_logic;

alm: out std_logic;

q1,q0: out std_logic_vector(3 downto 0));

END aaa;

ARCHITECTURE aaa_arc OF aaa IS

BEGIN

PROCESS (clk,clr)

variable cnt1,cnt0:std_logic_vector(3 downto 0);

variable cnt: integer range 0 to 59;

BEGIN

IF clr='0' THEN --整体复位

alm<='0';

cnt:=0;

cnt1:="0000";

cnt0:="0000";

ELSIF clk'EVENT AND clk='1' THEN --设计数初值

IF set='0' THEN

cnt:=0;

IF cnt0<"1001" THEN

cnt0:=cnt0+1;

ELSE

cnt0:="0000";

IF cnt1<"1001" THEN

cnt1:=cnt1+1;

ELSE

cnt1:="0000";

END IF;

END IF;

ELSE

IF cnt<59 THEN --60 分频

cnt:=cnt+1;

ELSE

cnt:=0;

IF cnt0>"0000" THEN

cnt0:=cnt0-1;

IF cnt1="0000" AND cnt0="0000" THEN --判断计时就是否结束

alm<='1';

END IF;

ELSE

cnt0:="1001";

IF cnt1>"0000" THEN

cnt1:=cnt1-1;

ELSE

cnt1:="1001";

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