cadence仿真文档

### cadence仿真文档 #### 高速设计与PCB仿真流程 **高速信号与高速设计** 随着现代电子系统中逻辑及系统时钟频率的迅速提高，以及信号边沿的不断变陡峭，PCB（印刷电路板）的走线和板层特性对系统电气性能的影响越来越显著。对于低频设计而言，走线和板层的影响要求不高甚至可以被忽略不计；然而，当频率超过50MHz时，PCB走线就必须按照传输线来考虑，并且在评定系统性能时必须考虑PCB板材的电参数影响。特别是当系统时钟频率达到或超过120MHz时，就必须采用高速电路设计方法，否则传统的PCB设计将无法满足需求。 - **高速信号的确定**：一般情况下，如果数字逻辑电路的工作频率达到或超过45MHz至50MHz，并且工作在这个频率以上的电路占据了整个电子系统中一定的比例（例如1/3），则认为该系统需要进行高速设计。 - **边缘速率引发高速问题**：边缘速率是指信号由低电平跳变到高电平或反之所需的时间。较高的边缘速率会导致更明显的反射和串扰问题，这些问题在低频设计中不太明显但在高频设计中却十分突出。 - **传输线效应**：在高速设计中，信号的传播速度有限，信号到达目的地的时间会因路径长度不同而有所差异。这种现象被称为传输线效应。传输线效应会引起诸如反射、串扰等问题，这些问题可能严重影响系统的稳定性和性能。 **高速PCB仿真的重要意义** - **板级SI仿真的重要意义**：板级信号完整性（SI）仿真有助于识别潜在的信号质量问题，如反射、串扰等，并提供解决方案，确保信号能够正确无误地从源端传输到接收端。 - **系统级SI仿真的重要意义**：系统级SI仿真除了考虑单个PCB的信号完整性问题外，还需要考虑多板之间的相互作用以及整个系统的信号完整性问题，这对于复杂系统的设计至关重要。 **高速PCB仿真设计基本流程** 1. **仿真前的准备**：包括导入PCB设计文件、设置仿真参数等。 2. **仿真设置**： - 编辑叠层参数和线宽以适应信号线阻抗。 - 输入DC网络电平。 - 分立器件和插座器件的标号归类设置。 - 器件赋上相应的模型。 - 使用SIAudit进行核查。 - 设置IO管脚的测试条件和逻辑门限值。 - 差分驱动器的设置。 - 仿真分析参数设置。 3. **提取和建立拓扑进行仿真**： - 自动提取拓扑。 - 在SIGXPLORER中改变电路参数。 - 在SIGXPLORER中设置仿真参数。 - SIGXPLORER中的仿真过程。 4. **时序仿真**： - 时序(TIMING)的一些参数。 - 共同时钟同步系统的时序计算。 - 共同时钟同步系统的仿真过程。 - 源同步接口仿真过程。 5. **设置约束及赋予PCB**：启动约束条件设置界面，加约束的步骤，将约束加到PCB文件上。 6. **后仿真过程及参数设置**：后仿真前的几个准备步骤，针对不同目的的后仿真设置。 7. **点到多点的仿真和多板间仿真**：点到多点的拓扑仿真，多板间的仿真，多板的拓朴拆分，创建连接两板的DesignLink。 通过以上步骤，工程师可以利用Cadence的AllegroSPB15.2工具进行全面的PCB仿真，从而有效地解决高速设计中遇到的各种信号完整性问题。