Virtex系列FPGA配置和回读_fpga型号资源-CSDN文库

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### Virtex系列FPGA配置和回读详解 #### 综述本文档旨在为Virtex™系列FPGA的配置单元提供补充说明，作为其数据手册的附加参考资料。强烈建议在阅读本文之前先熟悉Virtex的数据手册。与之前的Xilinx FPGA相比，Virtex系列提供了更广泛的配置和回读能力。本文首先对比了Virtex与早期Xilinx FPGA的配置差异，并对配置过程进行了详细介绍，包括每种配置模式的特点及其操作流程。此外，还详细阐述了数据流格式以及回读功能。 #### 简介配置是指将设计的位流加载到FPGA内部配置存储器的过程；而回读则是指读取这些配置数据的过程。Virtex系列的配置逻辑虽然与XC4000系列有所不同，但仍保持了一定程度的兼容性。这部分内容特别针对熟悉XC4000系列配置的用户，但对于新用户来说，无需深入了解XC4000系列的相关资料即可理解Virtex系列的配置机制。 #### Virtex系列与XC4000系列配置的比较本部分主要介绍了Virtex系列与Xilinx以往FPGA系列在配置方面的主要区别，特别是关于配置模式和菊花链的概念。 ##### 配置模式和菊花链 Virtex系列FPGA支持八种不同的配置模式，这些模式可以分为四类基本模式（主串、从串、SelectMAP、边界扫描），每种模式都可选择是否启用I/O上拉（pull-up）。表1展示了这些配置模式及其对应的M2、M1、M0引脚设置。 **表1：Virtex的配置模式** | 配置模式 | M2 | M1 | M0 | 上拉 | |------------|----|----|----|-----| | 主串 | 0 | 0 | 0 | 否 | | 从串 | 1 | 1 | 1 | 否 | | SelectMAP | 1 | 1 | 0 | 否 | | 边界扫描 | 1 | 0 | 1 | 否 | | 主串(加上上拉) | 1 | 0 | 0 | 是 | | 从串(加上上拉) | 0 | 1 | 1 | 是 | | SelectMAP(加上上拉) | 0 | 1 | 0 | 是 | | 边界扫描(加上上拉) | 0 | 0 | 1 | 是 | **主串和从串模式**与早期的FPGA系列相似，但更详细的操作流程可以在文档的后续章节中找到。 **SelectMAP模式**是Virtex器件使用的另一种重要的配置模式。此模式下，配置数据通过并行方式输入，适用于大型FPGA的设计配置。相比于串行模式，SelectMAP模式能够显著减少配置时间，特别是在处理复杂设计时更为高效。 **边界扫描模式**主要用于测试和故障诊断，它允许逐个测试芯片的配置情况，确保所有部件正确无误地配置。 #### 配置过程配置过程主要包括以下几个步骤： 1. **初始化**：在配置之前，FPGA必须进入正确的启动模式。这通常涉及到设置特定的引脚电平或通过外部电路控制。 2. **加载配置数据**：根据所选的配置模式，配置数据会被加载到FPGA的配置存储器中。对于串行模式，数据通过串行接口逐位传输；对于SelectMAP模式，则采用并行方式加载数据。 3. **激活配置**：一旦数据完全加载完毕，FPGA会执行一个内部命令来激活配置。此时，配置的数据开始生效，FPGA按照预设的功能运行。 4. **回读验证**：为了确保配置成功，可以通过回读功能检查配置数据。回读操作会读取配置存储器的内容，并与原始的位流数据进行比较，以验证配置结果。 #### 数据流格式配置数据通常以位流的形式存储，包含了FPGA的配置信息。数据流格式取决于具体的配置模式。例如，在串行模式下，位流数据按顺序传输；而在SelectMAP模式下，则是以并行的方式加载多个位。 #### 回读功能回读功能是用于验证FPGA配置正确性的关键手段。通过回读，可以确保配置数据准确无误地写入到了FPGA中。回读过程涉及从FPGA中读取配置存储器的内容，并将其与原始的位流数据进行对比。如果两者匹配，则表明配置成功。 Virtex系列FPGA的配置机制为设计者提供了极大的灵活性和效率，通过多样化的配置模式和先进的回读功能，使得复杂的FPGA设计得以高效实现和验证。

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综述本应用笔记可以作为 Virtex™ 的数据手册中的配置单元的补充文本。强烈建议在阅读本应用

笔记前浏览一下 Virtex 的数据手册。Virtex 系列 FPGA 提供了比前几代 Xilinx 的 FPGA 更宽范

围的配置和回读能力。本笔记首先给出了 Virtex 的配置与以前的 Xilinx 的 FPGA 如何不同的

比较，然后给出了配置过程和流程的完整描述。每个配置模式均有概述和详细的讨论，最后是

数据流格式、回读功能和操作的完整描述。

简介配置是将设计的位流载入到 FPGA 的内部配置存储器内的一个过程。回读就是读出这些数据的

过程。

Virtex 的配置逻辑与 XC4000 系列有着很大的不同，但仍然保持了与 Xilinx 的所有 FPGA 系列

的相当多的兼容性。这个信息是考虑到 XC4000 系列用户而准备的，但是 Xilinx 的 FPGA 的新

用户不必去看与 XC4000 系列配置相关的资料。

Virtex 系列与

XC4000 系列配置

的比较

本单元讨论的是 Virtex 系列和 Xilinx 的以前的 FPGA 系列在配置方面的主要的差别。

配置模式和菊花链

如 Table 1 所示，Virtex 系列的 FPGA 可以用八种不同的模式进行配置。有四种基本的模式

（主串（Master Serial）、从串（ Slave Serial）、SelectMAP，和边界扫描（Boundary

Scan）），每一种模式均有选择使 I/O 在配置期间处于确定状态或浮空状态。

如果配置时上拉（pull-up）被选中，它们只在配置期间有效。配置完成后，不用的 I/O 将会

被浮空。

串行模式

主串和从串模式与以前的 FPGA 系列表现基本相同。更详细的描述可以参见 " 主 / 从串行模式

"on page 9 .

Application Note: Virtex 系列

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Virtex 系列 FPGA 的配置和回读

Table 1: Virtex 的配置模式

配置模式 M2 M1 M0 上拉

主串 00 0 否

从串 11 1 否

SelectMAP 1 1 0 否

边界扫描 10 1 否

主串 ( 加上上拉 )100是

从串 ( 加上上拉 )011是

SelectMAP ( 加上上拉 )010是

边界扫描 ( 加上上拉 )001是

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并行模式

SelectMAP 模式是 Virtex 器件使用的八位并行模式，这与在 XC4000XLA 和 Spartan™-XL 中所

使用的快速（Express）模式是相同的。与其它的 Xilinx 器件系列一样，D0 被当成最高位

（MSB）。更详细的描述可以参见 "SelectMAP 模式 "on page 10 。以前的使用外设模式的用户

将会发现转到 SelectMAP 是非常容易的。

Virtex 器件没有主并行模式。那些更希望使用并行 EPROM 来存储配置数据的用户请阅读

Xilinx 的应用笔记

XAPP137 “通过并行 EPROM 配置 Virtex 系列 FPGA”。

菊花链

与 Xilinx 以前的的所有的 FPGA 一样，Virtex 系列 FPGA 可以通过串行菊花链的方式连接起来

进行配置。参见 " 主 / 从串行模式 "on page 9 。在链中的所有器件必须使用串行模式中的一

种。 SelectMAP 模式不支持任何串接方式的菊花链。但是多个 Virtex 器件也可以通过并行方

式连接的 SelectMAP 接口进行配置，参见 "SelectMAP 模式 "on page 10 。在应用笔记中

XAPP137 " 通过并行 EPROM 配置 Virtex 系列 FPGA" 也给出了这种方法的示例。

边界扫描接口

边界扫描接口在上电时刻；及配置前、配置期间和配置后总是有效的。在复位配置存储器时，

PROGRAM

需变为低电平，这样也会复位 JTAG 的 TAP 控制器。边界扫描模式可以选择可选的上拉

模式从而可以避用其它任何配置模式。

在本应用笔记中没有介绍通过边界扫描接口来配置 Virtex 器件。要了解更多的 Virtex 器件的

边界扫描接口方面的信息，请参见应用笔记

XAPP139 " 使用 (JTAG) 边界扫描配置和回读 Virtex 系

列 FPGA".

初始化和时序

Virtex 系列器件的初始化时序在某种程度上比以前的 FPGA 还要简单。在上电时， INIT 信号保

持低电平，同时 FPGA 初始化内部电路并且清除内部配置存储器。这个环节完成时， INIT

信号

会有一个正跳变来指示，直到这时，配置才会开始。以前的 FPGA 系列在 INIT

信号变高之后和

配置可以开始之前之间需要额外的等待周期，而 Virtex 器件不需要。在上电后，只要 INIT

变

为高电平，配置就可以开始了。然而，Virtex 的配置逻辑需要多个 CCLK 周期来初始化自身。

出于这样的一个目的，Virtex 的位流在其开始部分会添加多个空闲数据字。参见 " 位流格式

" on page 14.

混合电压环境

Virtex 器件为内部内核电路 (V

CORE

= 2.5V) 和 I/O 电路 (SelectI/O™）提供了多个独立的电

压源。 SelectI/O 资源被分成了八个 I/O 组。每个组均可以多个 I/O 标准中的一个来配置。可

以参见 Virtex 数据手册来了解 I/O 分组规则和可用的 I/O 标准。在配置前和配置期间，所有

的 I/O 组被设定为 LVTTL 标准，这需要一个 3.3 V 的输出电压 (V

CCO

) 来保证正常的操作。

所有的配置输出管脚均位于第 2 组和第 3 组中。所以，只有 V

CCO_2

和 V

CCO_3

引脚需要一个 3.3V

的电源以使输出配置管脚能够正常操作。这在主串配置和通过 SelectMAP 端口进行回读模式下

是必需的。

如果 FPGA 是通过主串模式进行配置的，而且第 2 组和第 3 组被按照某一种需要除 3.3V 外的

CCO

的 I/O 标准来配置，那么在配置完成之后，V

CCO_2

和 V

CCO_3

需要从配置期间使用的 3.3V

切换到配置后所需的电压。

如果在配置后要通过 SelectMAP 模式来执行回读，则在配置之后 V

CCO_2

和 V

CCO_3

仍需要一个

3.3V 的电源。

对于从串和 SelectMAP 配置模式，V

CCO

可以是任何的电压（只要它是大于等于 1.8 V 而小于等

于 3.3 V） , 只要它能满足所要接的输入缓冲器所要求的 V

电平（参见数据手册）。任

何一个可共享的 I/O （例如 INIT

，DOUT/BUSY，和 DONE）必须要加一个上拉电阻。专用的

CONFIG 引脚必须至少上拉到 V

CCINT

。另外，在 FPGA 上电期间 V

CCO_2

必须要拉到 1.0V 以上的电

压值。

JTAG 输入独立于 V

CCO

，可以工作在 2.5V 到 3.3V 之间的 TTL 电平上。TDO 由 V

CCO_2

供电并且

必须是 1.8V、2.5V，或者 3.3V，这取决于后级器件的 TDI 所能接受的电平。

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BitGen 开关和选项

本单元描述的是位流生成时的只适用于 Virtex 器件的一些新的可选设置。这些新的 BitGen 选

项列于 Table 2 中，并在下面加以描述。.

回读

回读选项将会使 BitGen 生成输出一个回读命令文件 <design>.rbb。要了解更多信息，参见 "

回读 "on page 22 。

配置速率

ConfigRate 是在主串模式下内部产生的 CCLK 频率。初始的频率是 2.5 MHz。CCLK 在位流被载

入前 60 个字节后变为所选择的频率。详细信息参见 " 位流格式 "on page 14 。必须注意的是

CCLK 的周期相对于所指定的值会有 -30% 到 +45% 的偏差。

StartupClk

StartupClk 选项选择同步启动序列的时钟源。缺省的设置 CCLK，这是在大部分的配置方式下

的标准的选择。然而，有些应用需要启动时序与其它的必须在用户设计中指定的时钟源

（UserClk）同步。如果以边界扫描模式来配置，就选择 JTAGClk 选项。要了解更多的有关边界

扫描的信息，请参见应用笔记

XAPP139 " 使用 (JTAG) 边界扫描配置和回读 Virtex 系列 FPGA"。

DONE_cycle

DONE_cycle 指定启动时序的何种状态释放 DONE 引脚。欲了解有关启动时序的更多信息，参见

" 启动时序 "on page 5 。

Table 2: Virtex 专用的 BitGen 选项

开关缺省设置可选设置

回读不可用（N/A）不可用（N/A）

配置速率 MHz

（额定的）

4 4, 5, 7, 8, 9, 10, 13, 15, 20, 26, 30, 34, 41, 45,

51, 55, 60

StartupClk CCLK UserClk, JtagClk

DONE_cycle 4 1, 2, 3, 5, 6

GTS_cycle 5 1, 2, 3, 4, 6, DONE

GSR_cycle 6 1, 2, 3, 4, 5, DONE

GWE_cycle 6 1, 2, 3, 4, 5, DONE

LCK_cycle 无等待（NoWait） 0, 1, 2, 3, 4, 5, 6

Persist 否（No）是（Yes），否（ No）

DriveDONE 否（No）是（Yes）

DonePipe 否（No）是（Yes ）

Security 无（None） Level1, Level2

UserID FFFF FFFF < 十六进制字符（hex string） > （32 比特）

Gclkdel0 11111 < 二进制字符（binary string） >11111

Gclkdel1 11111 < 二进制字符（binary string） >

Gclkdel2 11111 < 二进制字符（binary string） >

Gclkdel3 11111 < 二进制字符（binary string） >

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GSR_cycle

GSR_cycle 指定启动时序的何种状态释放内部的全局置位复位（ GlobalSetReset）信号。 GSR

信号使所有的内部的触发器保持在它们的被配置的初始状态。一旦 DONE 信号变高时，DONE 设

置会异步插入 GSR，除非使用了 DonePipe 选项。如果 DonePipe 选项被使用，则在 DONE 信号

变高后的 StartupClk 的第一个上升沿释放 GSR。

GWE_cycle

GWE_cycle 指定启动时序的何种状态释放内部的全局写使能（GlobalWriteEnable）信号。这

个信号是不能被用户所访问的。这会防止所有的触发器和 RAM 改变状态。但是，DLL 不受 GWE

信号的影响。一旦 DONE 信号变高时，DONE 设置会异步插入 GWE，除非使用了 DonePipe 选项。

如果 DonePipe 选项被使用，则在 DONE 信号变高后的 StartupClk 的第一个上升沿释放 GWE。

GTS_cycle

GTS_cycle 指定启动时序的哪个周期释放内部的全局三态信号。GTS 信号将禁止所有的输出。

一旦 DONE 信号变高时，DONE 设置会异步插入 GTS，除非使用了 DonePipe 选项。如果

DonePipe 选项被使用，则在 DONE 信号变高后的 StartupClk 的第一个上升沿释放 GSR。

LCK_cycle

LCK_cycle 指定启动时序必须保留在哪个状态之下，直到 DLL 已建立了锁定（Lock）。在设计

中 DLL 未被使用的任何时候，都采用缺省设置

无等待（NoWait ）

。如果使用了 DLL 并且缺省

设置被选中，则启动时序不会延时等待 DLL 锁定。如果通过这个选项指定了一个等待状态，则

启动时序进行到一个特定的状态，然后在这种状态下等待 DLL 锁定的发生。

因为每个器件有 4 个 DLL，所以 LCK_cycle 选项必须与设计中的 DLL 的属性一起使用。要了解

有关 DLL 属性的更多信息，请参见

XAPP132 "Virtex 延时锁定环使用指南 " 。

Persist

如果未指定 Persist 选项，或指定为缺省的

无（ No），

那么在配置后，除了 CCLK、 PROGRAM

和 DONE 引脚之外的所有的配置引脚都将成为用户 I/O 。Persist 开关可以使配置管脚保持它

们的配置功能，甚至是在配置后。

设置是针对 SelectMAP 接口的。如果回读是通过

SelectMAP 接口来执行的，则必须选择

设置。Persist 开关不影响边界扫描端口。

DriveDONE

缺省的情况下，DONE 引脚是一个开漏驱动器。但是，如果 DriveDONE 选项被设置为

是

（Yes）

，那么 DONE 就成为有源驱动器，也就不需要外加上拉。

DonePipe

独立于 DONE_cycle 设置，在释放 DONE 后，启动时序在继续动作之前将会等待 DONE 在外部被

置高。 DONE 的上升时间决定于外部的容性负载，并且小于一个 CCLK 周期。

DonePipe 选项在 DONE 引脚和启动电路之间加了一个流水寄存器级。这在高的配置速度的情况

下，当 DONE 的上升时间不能比一个 CCLK 周期快的时候是非常有用的。

Security

保密级别设置限制对配置和回读操作的访问。如果 Persistence 选项没有设置，那么在配置之

后，配置端口是不可用的。但是，边界扫描端口总是有效的，可以访问配置和回读电路。

设置保密

级别 1 （Level 1 ）

，将会禁止从 SelectMAP 或边界扫描端口的所有回读功能。

设置保密

级别 2 （Level 2）

，将会禁止从所有配置和边界扫描端口的所有配置和回读功能。

去除在一个已配置的器件中的保密级别设置的唯一的方法是通过使 PROGRAM

有效或重新加电来

清除配置。

UserID

用户标识（UserID）是一个边界扫描用户码（Boundary Scan USERCODE）命令可访问的 32 比

特数据字。这个数据字可以是任意的 32 比特的值。为了将一个用户标识（UserID）包含在比

特流中，必须将 UserID 选项设置成一个所期望的数据字 <XXXXXXXX>h 的十六进制表示。

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Gclkdel

Gclkdel 选项在四个全局时钟缓冲器中的一个上加时延。这个选项只有用在 PCI 应用中。

CCLK 和 LengthCount

以前，Xilinx 的 FPGA 系列使用嵌入到比特流中的 LengthCount 数字。这个 LengthCount 数字

用来指示 FPGA 在激活用来激活 FPGA 的启动时序之前必须要观察到多少 CCLK 周期。该方法也

要求 FPGA 在载入比特流之前没有接收到任何的 CCLK 变化。否则，LengthCount 就会错误，启

动时序就不会在合适时间激活。所以，自由运行的振荡器就不能用来产生配置所用的 CCLK 。

Virtex 系列的 FPGA 在配置比特流中不使用任何的这类 LengthCount 数字。Virtex 器件的启动

时序由嵌在配置比特流的接近末尾的一组配置命令来控制。参见 " 位流格式 " on page 14. 所

以，Virtex 系列的 FPGA 就可以使用自由运行的振荡器来驱动 CCLK 引脚。

启动时序

启动是从配置状态到操作状态的转换。启动时序在成功完成配置后激活 FPGA 。启动时序是一

个八步的序列状态机，从步 0 到步 7 变化。参见 Figure 1。

启动时序执行以下任务：

1. 释放 DONE 引脚。

2. 使 GTS 为负，激活所有的 I/O。

3. 使 GWE 有效，允许所有的 RAM 和触发器改变状态（在 GSR 有效时，触发器不能改变状

态）。

4. 使 GSR 为负，允许触发器改变状态。

5. 使 EOS 有效。启动结束（End-Of-Start-up）的标志总是在步骤 7 被设置。这是一个内部

的标志，用户不可访问。

启动时序（Start-up Sequence）的顺序是由 BitGen 选项所控制的。缺省的启动时序由

Figure 1 中的粗线所示。启动时序也可以停留在任何阶段直到 DONE 在外部被强制为高电平，

或指定的 DLL 已被锁定。要了解详细的信息，参见 "BitGen 开关和选项 " on page 3.

在所选的 DONE 被释放的期间，时序器总是在这个状态下等待，直到 DONE 被外部释放。这与

XC4000 系列的 FPGA 中的 SyncToDONE 行为比较类似。但是，它不会推迟 GTS、GSR 或 GWE，假

使它们被选择了在 DONE 之前被释放。所以，在缺省的设置下，在序列中 DONE 首先被选择。

对于一个真正的 SyncToDONE 行为，在 BitGen 选项中设置 GTS、GSR 和 GWE 周期为 DONE 的值。

这样会使这些信号在 DONE 外部变高时变化。

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评论收藏

内容反馈

zhugb1987

2014-07-23

资料很详细，很有用处
wswhh1990

2013-08-08

非常感谢，看了之后明白了很多问题

haiou0

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