/*
//引脚说明:
CLK_IN -- 外部晶振4.096MHz输入
RESRT -- FPGA给ADS1281的发出的复位信号,至少拉低2/4.096MHz
SYNC -- FPGA控制ADS1281的同步信号
DRDY -- ADS1281给FPGA的数据就绪信号，可由SYNC引脚控制多片ADS1281的DRDY信号同步
DIN-- FPGA给ADS1281发送控制命令
DOUT-- FPGA从ADS1281中读出来最终转换后的数据
SCLK--FPGA通过CLK_IN控制SCLK信号，提供SPI通信的时钟信号，暂定为4.096/8MHz
*/
