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多路彩灯控制设计EDA课程设计
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多路彩灯控制设计EDA课程设计
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EDA 课程设计
多 路 彩 灯 控 制 设
计
前 言
本次课程设计的主要目的是通过电子设计自动化的设计,掌握 FPGA 应
用系统的开发过程,进一步理解 FPGA 应用系统的工作原理。本课程设计设
计了一个多路彩灯控制器,十六种彩灯能循环变化,有清零开关,可以变化
彩灯闪动频率即是可以选择快慢两种节拍。整个系统有三个输入信号,分别
为控制快慢的信号 OPT,复位清零信号 CLR,输出信号是 16 路彩灯输出状态。
最后按照 FPGA 的开发流程和 VHDL 语言建模、仿真、综合、下载、适配,用
EDA6000 实验箱上的 FPGA 系统实现了相应的功能。
通过这次课程设计更清楚的理解了 VHDL 程序的描述语言,能进行简单
程序的编写和仿真。
一.系统设计要求
设计一个多路彩灯控制器,十六种彩灯能循环变化,有清零开关,可以变化彩灯闪动频率
即是可以选择快慢两种节拍。
二.设计方案
整个系统有三个输入信号,分别为控制快慢的信号 OPT,复位清零信号 CLR,输出信号是 16 路
彩灯输出状态。系统框图如:
主要模块组成:时序控制电路模块和显示电路模块,时序控制电路是根据输入信号的设置
得到相应的输出信号,并将此信号作为显示电路的时钟信号;显示电路输入时钟信号的周期,
有规律的输出设定的六种彩灯变化类型。
三.模块设计
时序控制模块:CLK_IN 为输入时钟信号,电路在时钟上升沿变化;CLR 为复位清零信号,高
电平有效,一旦有效时,电路无条件的回到初始状态;chose_key 为频率快慢选择信号,低
电平节奏快,高电平节奏慢;CLK 为输出信号,CLR 有效时输出为零,否则,随 chose_key
信号的变化而改变。
我们假设时序控制电路所产生的控制时钟信号的快慢两种节奏分别为输入时钟信号频率的
1/4 和 1/8,因而输出时钟控制信号可以通过对输入时钟的计数来获得。当 chose_key 为低
电平时,输出没经过两个时钟周期进行翻转,实现四分频的快节奏;当 chose_key 为高电平
时,输出每经过四个时钟周期进行翻转,实现把八分频的慢节奏。
显示控制电路的模块框图如图所示,输入信号 clk 和的定义与时序控制电路一样,输入信号
led[15...0]能够循环输出 16 路彩灯 16 种不同状态的花型。对状态的所对应的彩灯输出花
型定义如下:
S 0 : 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S 1 : 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1
S 2 : 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 S 3 : 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
S 4 : 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 S 5 : 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
S 6 : 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 S 7 : 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1
S 8 : 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 S 9 : 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1
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