Stratix II和Stratix II GX FPGA系列的DQS引脚是专为与DDR和DDR2 SDRAM接口中的DQS引脚或RLDRAM II接口中的QK引脚相连接而设计的。在这些接口中，DQSn引脚不被使用。Stratix II或Stratix II GX FPGA的DQS和DQSn引脚应分别连接到QDRII SRAM的CQ和CQ#引脚。
每个Stratix II或Stratix II GX FPGA设备的顶部（I/O银行3和4）和底部（I/O银行7和8）支持最高300 MHz/600 Mbps速率的DDR内存（对于RLDRAM II）。这些I/O银行支持DQS信号及其补码DQSn信号，具有x4、x8/x9、xl6/xl8或x32/x36的DQ总线模式。在x4模式下，每个DQS/DQSn引脚驱动同一组内的最多四个DQ引脚。在x8/x9模式下，每个DQS/DQSn引脚驱动最多九个DQ引脚，以支持一个奇偶校验位和八个数据位。如果未使用奇偶校验位或任何数据位，额外的DQ引脚可以作为常规用户I/O引脚使用。类似地，在xl6/xl8和x32/x36模式下，每个DQS/DQSn引脚分别驱动最多18个和36个DQ引脚。在xl6/xl8模式中有两个奇偶校验位，在x32/x36模式中有四个奇偶校验位。
表3-3至3-6展示了每种Stratix II或Stratix II GX密度/封装组合中，基于DLL实现的DQS/DQ组的数量和支持的非DQS/DQ数量。例如，EP2S15484采用484-pin FineLine BGA封装，支持8个x4组，0个x8/x9组，72个x16/x18组，和4个x32/x36组。EP2S90484采用1020-pin FineLine BGA封装，支持36个x4组，18个x8/x9组，4个x16/x18组，和0个x32/x36组。
在选择FPGA时，这些参数对于确定器件的内存接口能力至关重要。DQS引脚的数量和它们支持的数据宽度决定了设备能够处理的内存带宽和数据吞吐量。此外，引脚布局和封装类型也影响着器件的热管理和物理安装。例如，FineLine BGA封装提供了更小的外形尺寸，但可能需要更复杂的PCB设计来处理高密度的I/O引脚。
为了确保正确操作，设计者必须根据所需的内存配置选择正确的FPGA密度和封装，并正确连接DQS和DQSn引脚。同时，考虑到FPGA的内部资源如CLB（可配置逻辑块）的数量和引脚总数也是设计的关键因素。在本例中，如EP2S130型号具有116480个CLBs和1517个终端，这表明该器件具有强大的逻辑配置能力和广泛的I/O接口能力。
Stratix II和Stratix II GX FPGA系列提供灵活的内存接口支持，包括对DDR和DDR2 SDRAM的DQS信号处理，以及对不同数据宽度的支持。设计者需要根据应用需求选择合适的FPGA密度、封装和内存模式，以优化性能和功耗。同时，了解和考虑器件的内部资源和外部连接性是确保系统性能的关键步骤。
