MPEG_4系统中基于FPGA实现数据采集及预处理
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Ｔ／Ｆ
）
《
嵌入式系统应用精选
２００
例
》
ＭＰＥＧ－ ４
系统中基于
ＦＰＧＡ
实现数据采集及预
处理
Ｉｍ ｐｌｅｍ ｅｎｔａｔｉｏｎ ｏｆ ｄａｔａ ａｃｑｕｉｓｉｔｉｏｎ ａｎｄ ｐｒｅｔｒｅａｔｍ ｅｎｔ ｂａｓｅ ｏｎ ＦＰＧＡ ｉｎ ＭＰＥＧ－ ４ ｓｙｓｔｅｍ
（
北京航空航天大学
）
陈 朗 王 瑞
Ｃｈｅｎ，Ｌａｎｇ Ｗａｎｇ，Ｒｕｉ
摘要
：
介 绍 了 一 种 基 于
ＤＳＰ
的
ＭＰＥＧ－ ４
视 频 压 缩 系 统 中
，
利
用
ＦＰＧＡ
控 制 视 频 数 据 实 时 采 集 并 对 原 始 视 频 数 据 进 行 预
处 理 的 设 计 方 案 及 实 现
，
解 决 了 原 始 视 频 数 据 格 式 与
ＭＰＥＧ－ ４
压缩 算法 不 兼 容 的 问 题
，
从而 提 高 视 频 压 缩 系 统 的
整体 性能
。
此设 计充 分 利 用
ＦＰＧＡ
的 高 速 并 行 处 理 能 力
，
通
过合 理的 调 度
，
以较 少的 存 储 资 源 实 现 数 据 处 理与 传输
。
关键词
：
ＦＰＧＡ；
视频压缩
；
预处理
中图分类号
：ＴＰ３９２
文献标识码
：Ａ
文章编号
：１００８－ ０５７０（２００５）９－
３
－ ０１０９－ ０３
Ａｂｓｔｒａｃｔ：
Ｐｒｅｓｅｎｔ ａ ｓｃｈｅｍｅ ｕｓｉｎｇ ＦＰＧＡ ｔｏ ｃｏｎｔｒｏｌ ｄａｔａ ａｃｑｕｉｒ－
ｉｎｇ ａｎｄ ｐｒｅ － ｐｒｏｃｅｓｓｉｎｇ ｆｏｒ ａ ＭＰＥＧ－ ４ ｖｉｄｅｏ ｃｏｍｐｒｅｓｓｉｎｇ ｓｙｓ－
ｔｅｍ， ｒｅｓｏｌｖｅｓ ｔｈｅ ｐｒｏｂｌｅｍ ｔｈａｔ ｔｈｅ ｏｒｉｇｉｎａｌ ｖｉｄｅｏ ｄａｔａ ｆｏｒｍａｔ ｄｉｆ－
ｆｅｒｉｎｇ ｆｒｏｍ ｔｈｅ ｒｅｑｕｉｒｅ ｏｆ ｔｈｅ ＭＰＥＧ－ ４ ａｌｇｏｒｉｔｈｍ， ｒａｉｓｅｓ ｔｈｅ
ｓｙｓｔｅｍ ｐｅｒｆｏｒｍａｎｃｅ． Ｔｈｉｓ ｄｅｓｉｇｎ ｔａｋｅｓ ａｄｖａｎｔａｇｅ ｏｆ ｔｈｅ ｈｉｇｈ
ｓｐｅｅｄ ｐａｒａｌｌｅｌ ａｂｉｌｉｔｙ ｏｆ ＦＰＧＡ， ｉｍｐｌｅｍｅｎｔｓ ｄａｔａ ｐｒｏｃｅｓｓｉｎｇ ａｎｄ
ｔｒａｎｓｍｉｓｓｉｏｎ ｗｉｔｈ ｌｅｓｓ ｍｅｍｏｒｙ．
Ｋｅｙ ｗｏｒｄｓ： ＦＰＧＡ， ｖｉｄｅｏ ｃｏｍｐｒｅｓｓｉｏｎ， ｐｒｅｔｒｅａｔｍｅｎｔ．
１
引言
在基于
ＤＳＰ
的
ＭＰＥＧ－ ４
视频压缩系统中
，
视频采
集芯片采集的原始视频数据格式与
ＭＰＥＧ－ ４
视频编
码算法要 求 不 一 致
，
例如图像大小
、
ＹＵＶ
信号比
、
ＹＵＶ
信号存储格式等
。
如果在
ＤＳＰ
中用软件实现数
据量大但算法简单的数据格式转换
，
将大大加重
ＤＳＰ
负担
，
影响系统的整体性能
。
因此
，
需要为
ＤＳＰ
增加一
个协处理器
，
对原始数据进行预处理
，
转换成算法需
要的格式再交给
ＤＳＰ
。
随着现场可编程逻辑器件
（ＦＰ－
ＧＡ）
速度与集成度的飞速提高
，
使用
ＦＰＧＡ
解决该问
题也成为一个很好的选择
。
本文中以
ＦＰＧＡ
作为
ＤＳＰ
的协处理器
，
实现视频数据的采集与预处理
。
２
系统结构及工作原理
此设计以高性能
、
高集成度
、
高灵活性的
ＦＰＧＡ
为
核心部件
，
与
Ｖｉｄｅｏ Ｄｅｃｏｄｅｒ
、
ＳＲＡＭ
、
ＦＩＦＯ
等周边器件
一起构成整个系统
。
该系统可实现视频数据的实时采
集
，
并根据外部的控制信息对采集的视频数据进行分
辨率
、
色彩
、
存储格式等进行处理
，
转换成视频压缩算
法所需的格式后
，
输出给视频压缩系统
。
系统结构如
图
１
所示
，
主要包括
Ａ／Ｄ
转换部分
、
数据缓存部分和
核心控制部分
，
下面分别对这三个部分进行介绍
。
２．１ Ａ／Ｄ
转换部分
Ａ／Ｄ
转 换 部 分 即 图
１
中 的 视 频 解 码 器
ＳＡＡ－
７１１３Ｈ
，
作用是完成模拟视频信号到数字信号的转换
，
产生复合的
ＹＵＶ
数据流
，
并送入采集系统的
ＦＰＧＡ
中
。
Ａ／Ｄ
转换部分所选用的视频解码器是
ＰＨＩＬＩＰＳ
公
司的视频芯片
ＳＡＡ７１１３Ｈ
，
它不仅具有自动场频检测
特性
，
而且其场同步参考信号
ＶＲＥＦ
、
行同步参考信号
ＨＲＥＦ
、
奇偶场标志信号
ＲＳＴ０
、
像素时钟信号
ＬＬＣ
均
可从芯片的输出管脚直接得到
，
从而简化了时钟锁相
与同步功能模块的设计
，
使整个系统的性能和稳定性
均有所提高
。
２．２
数据缓存部分
图
１
通常构成缓存的芯片有三种
：
双口
ＲＡＭ
、
ＦＩＦＯ
、
ＳＲＡＭ
。
双口
ＲＡＭ
具有两套独立的数据
、
地址总线
，
可
从两个端口同时进行随机存取
，
且接口实现简单
，
具
有很大的灵活性
，
利于进行对数据进行处理
，
缺点是
双口
ＲＡＭ
一般管脚数多
，
芯片面积较大
，
需要较大的
ＰＣＢ
板布线空间
，
而且价格比较昂贵
；
ＦＩＦＯ
也具有两
个数据端口
，
可一端进行写操作
，
另一端进行读操作
，
两个数据端口均只有数据线而无地址线
，
简化了接口
的实现
，
而且有利于
ＰＣＢ
板布线
，
但是数据只能顺序
写入
、
顺序读取
，
显得不够灵活
，
不利于对数据进行处
理
；
ＳＲＡＭ
只有一套数据
、
地址和控制总线
，
通常实现
数据交换需由两片
ＳＲＡＭ
构成乒乓结构
，
由数据采集
部分和视频压缩系统分别访问一片
ＳＲＡＭ
，
并且来回
陈朗
：
硕士研究生
国家
８６３
计划基金资助
，
编号
：
２００４ＡＡ７８３０４１
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