A 400MHz-2.4G randiation-tolerant self biased phase-locked loop

本文介绍了一种用于高辐射环境下的自偏置锁相环（PLL），其工作频率范围在400MHz至2.4GHz之间，具有自偏置和辐射耐受性特点。该锁相环可用于串行器/解串器（SERDES）等应用，特别适用于航空航天、医疗照射、核仪器和高能物理实验等领域的电路和系统。 锁相环（PLL）是模拟和混合信号电路中最重要的组件之一，在辐射环境中尤其敏感。一个典型的PLL包括相位频率检测器（PFD）、电荷泵、环路滤波器、压控振荡器（VCO）和频率分频器。PFD比较参考时钟和分频器时钟的相位，产生向上（U）和向下（D）脉冲。 辐射通常以两种主要方式影响电路：第一种影响是总电离剂量（TID），它代表了大量粒子在整个任务生命周期内持续撞击设备的累积效应，逐渐改变晶体管的阈值电压，劣化晶体管匹配，进而损害设备性能直至最终失效。第二种影响被称为单粒子效应（SEE），涉及穿透材料和部件的高能粒子，在材料中留下临时的自由电荷载体轨迹。如果这些粒子撞击电路的脆弱部分，它们可能产生不良影响，如在数字电路中引入比特错误，以及在模拟电路中造成干扰。 本文提出的辐射耐受型自偏置锁相环电路设计考虑了辐射耐受性设计。该锁相环采用0.25微米CMOS技术在蓝宝石衬底上制造，实现了400MHz至2.4GHz的运行频率范围，并在2.4GHz下获得了3.9ps的均方根抖动（RMS jitter）。 论文中还提出了一种新颖的单端至差分转换器电路，该电路消除了相位频率检测器输出上的不匹配，以最小化参考抖动。在设计过程中，作者详细描述了实现高辐射耐受性所涉及的设计考虑因素，并在设计中应用了这些考虑因素来优化性能。由于这种锁相环采用了自偏置技术，因此在不需要外部参考电压的情况下能够自行设置偏置点，这大大简化了电路的复杂性并增强了其鲁棒性。 在制造过程中，采用了0.25微米CMOS硅蓝宝石（Si-on-Sapphire）工艺。由于蓝宝石衬底具有极高的辐射耐受能力，因此被广泛应用于需要高度可靠性的高辐射环境中。相较于传统硅衬底，蓝宝石衬底具有更好的绝缘性和较低的缺陷密度，这对降低器件失效率以及提高电路的抗辐射性能具有关键作用。 在航天航空和其他高辐射应用场景中，电路不仅需要在常规环境下可靠运行，更需要在强辐射环境中保持功能。因此，本论文中的辐射耐受型锁相环设计具有重要的研究意义和应用价值，它为高辐射环境下电路设计提供了新的思路和解决方案。 总结而言，本文所描述的辐射耐受型自偏置锁相环在设计、工艺和应用层面上均具有显著的创新，不仅提高了锁相环在辐射环境下的性能和可靠性，也为工程师在设计高辐射耐受电路提供了有价值的参考。在现代科技发展进程中，对于能够承受极端环境考验的高性能电子组件的需求正日益增长，该技术的进步意味着更多领域将受益于更稳定、更可靠的电子设备。