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基于Tomasulo算法的32位RISC带Cache的流水线CPU设计

清华大学电子系微机原理课程设计题目。4人合作完成。\n包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。\nQuartus仿真实现了32位RISC微处理器,支持数据处理(包括乘除法),数据传送,子程序调用,中断及跳转。时序仿真主频可达70MHz。\n采用Tomasulo算法处理指令流水中的数据相关,并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。
2018-04-15 上传大小:3.42MB
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使用Verilog实现的32位RISC处理器,4级流水线

微机原理课程大作业,大家可以参考。由多个v文件组成,包括了ALU、控制器、存储器、各种寄存器、多路选择器、符号扩展器、流水线、冒险、前传都有。并且各文件的接口很清晰。

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Tomasulo算法与记分板算法

ppt详细介绍了Tomasuo算法和记分牌算法,对于流水线CPU的加速设计有指导意义。

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8位5级流水无cache实验CPU课程设计(有8ram和无ram两种代码,均可运行)

参考《16位5级流水无cache实验CPU课程设计实验要求》文档及其VHDL代码,在理解其思想和方法的基础上,将其改造成8位的5级流水无cache的实验CPU,包括对指令系统、数据通路、各流水段模块、内存模块等方面的改造。利用VHDL语言编程实现,并在TEC-CA平台上进行仿真测试。为方便起见,后续16位5级流水无cache实验CPU简记为ExpCPU-16,而8位的则记为ExpCPU-8。 对于内存模块的改造,参考《计算机组成原理》课程综合实验的方法,独立设计一块8位的RAM。 (1)利用TEC-CA平台上的16位RAM来存放8位的指令和数据; (2)实现一条JRS指令,以便在符号标志位S=1时跳转。需要改写ID段的控制信息,并改写IF段; (3)实现一条CMPJ DR,SR,offset指令,当比较的两个数相等时,跳转到目标地址PC+1+offset; (4)可以探索从外部输入指令,而不是初始化时将指令“写死”在RAM中; (5)此5段流水模块之间,并没有明显地加上流水寄存器,可以考虑在不同模块间加上流水寄存器; (6)探索5段流水带cache的CPU的设计。

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32位CPU Verilog 代码

32位的cpu verilog 源码,希望对开发cpu架构的硬件工程师有所帮助。

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基于MIPS指令集的32位CPU设计与Verilog语言实现_流水线CPU

用Verilog语言设计的流水线CPU,资源里包含了源代码及流水线CPU结构图,与大家分享下。

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流水线CPU Verilog设计

流水线CPU 包括转发暂停等功能,支持mips除eret ,mtc0,mfc0外所有指令(包括乘除运算,读写hi lo,取字节等等)乘除分别需要5,10个周期,代码能通过测试。

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五级流水线CPU完整设计(包括control hazard和data hazard处理)

建议师弟师妹们还是要自己写,完整地理解好CPU设计的思路,不要直接在网上找到就抄。http://blog.csdn.net/c602273091/article/details/35883557 大家可以到师兄博客看一下hazard解决的思路分析。

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Verilog HDL语言32位MIPS流水线CPU的设计

一个用Verilog HDL语言所写的32位MIPS指令系统流水线CPU,内附详细的代码以及报告文档,还有运行结果截图。CPU实现了20余条常用指令。

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CPU五级流水线verilog源代码

使用了verilog写的五级流水线。处理过了hazard,还有stall。

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五级流水线MIPS指令集cpu设计,verilog语言,通过modelsim与ISE并下载FPGA验证(计算机组成原理)

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计算机系统结构实验

题目1——流水线中的相关 题目2——循环展开及指令调度 题目3——记分牌算法和Tomasulo算法 题目4——Cache性能分析 题目5——伪相联Cache与虚拟Cache(选做) 题目6——LRU页面置换算法模拟(选做)

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基于FPGA的八位RISC CPU的设计.rar

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vhdl超标量带cache的CPU设计.rar

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lc3-pipelining

LC3 单总线 RISC CPU 流水线模型。

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verilog实现32位RISC处理器

在quartus II环境下用Verilog实现一个32位RISC处理器

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计算机系统结构课程实习报告

题目1——流水线中的相关 题目2——循环展开及指令调度 题目3——记分牌算法和Tomasulo算法 题目4——Cache性能分析 题目5——伪相联Cache与虚拟Cache(选做) 题目6——LRU页面置换算法模拟(选做)

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VHDL设计的简单RISC CPU

利用VHDL语言设计的一个简单的32位RISC CPU

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基于MIPS的32位流水线CPU设计

本设计实现了一个具有标准的32位5级流水线架构的MIPS指令兼容CPU系统。具备常用的五十余条指令,解决了大部分数据相关,结构相关,乘除法的流水化处理等问题

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32位RISC CPU ARM芯片的应用和选型

32位RISC CPU ARM芯片的应用和选型32位RISC CPU ARM芯片的应用和选型

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北航计组Verilog流水线CPU

北航16级老学长的P6课设,仅供参考,抄袭责任自负 五级流水线CPU

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