下载 >  移动开发 >  Android > 基于Tomasulo算法的32位RISC带Cache的流水线CPU设计

基于Tomasulo算法的32位RISC带Cache的流水线CPU设计 评分:

清华大学电子系微机原理课程设计题目。4人合作完成。\n包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。\nQuartus仿真实现了32位RISC微处理器,支持数据处理(包括乘除法),数据传送,子程序调用,中断及跳转。时序仿真主频可达70MHz。\n采用Tomasulo算法处理指令流水中的数据相关,并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。
2018-04-15 上传大小:3.42MB
立即下载 开通VIP
分享
收藏 举报
五级流水线MIPS指令集cpu设计,verilog语言,通过modelsim与ISE并下载FPGA验证(计算机组成原理)

五级流水线MIPS指令集cpu设计,verilog语言,通过modelsim与ISE并下载FPGA验证(计算机组成原理)

立即下载
32位CPU Verilog 代码

32位的cpu verilog 源码,希望对开发cpu架构的硬件工程师有所帮助。

立即下载
基于MIPS指令集的32位CPU设计与Verilog语言实现_流水线CPU

用Verilog语言设计的流水线CPU,资源里包含了源代码及流水线CPU结构图,与大家分享下。

立即下载
16位5级流水线CPU设计

使用Verilog实现16位5级流水线CPU设计

立即下载
java语言仿真CPU5级流水线(源码+报告)

计算机系统结构课程设计:java仿真CPU5级流水线 附有源代码和课设报告

立即下载
MIPS五级流水线baseline代码

这是一个关于32位MIPS处理器的五级流水线baseline代码,实现了一条ori指令。并附有模块的互联图。大家可以根据baseline代码往里添加指令。

立即下载
MIPS五级流水线CPU(verilog实现)

计算机组成原理课程实验:一个MIPS五级流水线CPU 内含全部源代码和实验文档,verilog实现,开发平台为ISE

立即下载
五级流水线CPU完整设计(包括control hazard和data hazard处理)

建议师弟师妹们还是要自己写,完整地理解好CPU设计的思路,不要直接在网上找到就抄。http://blog.csdn.net/c602273091/article/details/35883557 大家可以到师兄博客看一下hazard解决的思路分析。

立即下载
CPU五级流水线verilog源代码

使用了verilog写的五级流水线。处理过了hazard,还有stall。

立即下载
带有缓存的流水线CPU设计

使用Verilog实现带有缓存的16位5级流水线CPU设计

立即下载
Tomasulo指令调度算法模拟器

本项目使用Java的swing轻量级框架进行开发,实现了体系结构指令动态调度算法Tomasulo。模拟器能够选择的配置方式有汇编指令类型,条数,源地址,目的地址,可以单步执行,也可快速5步前进执行。文件入口为Tomasulo.java。

立即下载
支持异常和中断的CPU verilog设计和仿真代码

支持异常和中断的MIPS单周期CPU、添加cause、epc、status寄存器。支持算术溢出异常和非嵌套中断。支持mtc0、mfc0、eret指令

立即下载
基于MIPS指令集的32位CPU设计与Verilog语言实现_多周期CPU

用Verilog语言设计的多周期CPU,资源里包含了源代码及多周期CPU结构图,与大家分享下。

立即下载
计算机系统结构实验

题目1——流水线中的相关 题目2——循环展开及指令调度 题目3——记分牌算法和Tomasulo算法 题目4——Cache性能分析 题目5——伪相联Cache与虚拟Cache(选做) 题目6——LRU页面置换算法模拟(选做)

立即下载
基于FPGA的八位RISC CPU的设计.rar

基于FPGA的八位RISC基于FPGA的八位RISC CPU的设计.rar CPU的设计.rar基于FPGA的八位RISC CPU的设计.rar

立即下载
MIPS 32位CPU中ALU的实现

组成原理实验设计,MIPS 32位CPU中ALU的实现。

立即下载
经典8位RISC-CPU设计(附testbench)

采用哈佛结构设计的简单8位RISC-CPU,包含testbench,可直接在modelsim中出波形。是《Verilog HDL程序设计实例详解》中的8位RISC-CPU的源码,亲测可用!

立即下载
vhdl超标量带cache的CPU设计.rar

vhdl超标量带cache的CPU设计.rarvhdl超标量带cache的CPU设计.rar

立即下载
lc3-pipelining

LC3 单总线 RISC CPU 流水线模型。

立即下载
vivado简单流水线cpu设计

计算机组成 简单流水线cpu的设计 1.解决数据冒险和结构冒险 2.实现周期结束后各阶段的锁存 3.实现内部前推

立即下载
img

spring mvc+mybatis+mysql+maven+bootstrap 整合实现增删查改简单实例.zip

资源所需积分/C币 当前拥有积分 当前拥有C币
5 0 0
点击完成任务获取下载码
输入下载码
为了良好体验,不建议使用迅雷下载
img

基于Tomasulo算法的32位RISC带Cache的流水线CPU设计

会员到期时间: 剩余下载个数: 剩余C币: 剩余积分:0
为了良好体验,不建议使用迅雷下载
VIP下载
您今日下载次数已达上限(为了良好下载体验及使用,每位用户24小时之内最多可下载20个资源)

积分不足!

资源所需积分/C币 当前拥有积分
您可以选择
开通VIP
4000万
程序员的必选
600万
绿色安全资源
现在开通
立省522元
或者
购买C币兑换积分 C币抽奖
img

资源所需积分/C币 当前拥有积分 当前拥有C币
5 4 45
为了良好体验,不建议使用迅雷下载
确认下载
img

资源所需积分/C币 当前拥有积分 当前拥有C币
10 0 0
为了良好体验,不建议使用迅雷下载
VIP和C币套餐优惠
img

资源所需积分/C币 当前拥有积分 当前拥有C币
5 4 45
您的积分不足,将扣除 10 C币
为了良好体验,不建议使用迅雷下载
确认下载
下载
您还未下载过该资源
无法举报自己的资源

兑换成功

你当前的下载分为234开始下载资源
你还不是VIP会员
开通VIP会员权限,免积分下载
立即开通

你下载资源过于频繁,请输入验证码

您因违反CSDN下载频道规则而被锁定帐户,如有疑问,请联络:webmaster@csdn.net!

举报

若举报审核通过,可返还被扣除的积分

  • 举报人:
  • 被举报人:
  • *类型:
    • *投诉人姓名:
    • *投诉人联系方式:
    • *版权证明:
  • *详细原因: